正确设计和评估驱动 ADC 输入的信号调节电路是确保良好 ADC 性能的关键步骤。首先要考虑的是稳定性能：驱动 ADC 输入的电路能否在分配的 S+H 时间内将 ADC 的采样保持 (S+H) 电路充电到要检测的电压的可接受容差范围内？否则，检测到的电压将会有一些误差。此外，在 ADC 通过多个要采样的多路复用输入进行扫描的系统中（实时控制应用中的常见用例），此误差将显示为存储器串扰：采样序列中上一次转换的值将影响在 S+H 稳定不足时采样的信号所对应的结果。

要将检测到的模拟电压转换为数字转换结果，ADC 必须首先准确地将施加的输入电压捕获到其采样保持电路 (S+H) 中。如图 2-1 所示，这需要在配置的采集窗口时间（也称为 S+H 时间）内，将内部 ADC S+H 电容器 (C_h) 充电至所施加电压的某个可接受容差（通常为 0.5LSB）范围内。

图 2-1 ADC S+H 电容器的趋稳

考虑到外部 ADC 驱动器电路的有限带宽和稳定时间以及内部 ADC S+H 电路的稳定时间，快速将 C_h 充电至所施加电压的过程会变得复杂。在图 2-1 中，驱动器显示为具有有限带宽的运算放大器 (OPA320)，驱动器电路也有意放置了源电阻 (R_s) 并有意放置了源电容 (Cs)，其有限的稳定时间由 RC 时间常数决定。请注意，其他电路拓扑可用于驱动 ADC，这些电路可能具有额外的元件，需要对这些元件进行建模以确保适当的稳定时间。这些元件可能包括无意寄生效应，例如传感器的输出阻抗或分压器的有效源电阻。从图 2-1 还可以看到，ADC 具有内部寄生开关电阻 (R_on)。这与 C_h 一起提供了一个会限制稳定速度的额外 RC 时间常数。

一旦将电压捕获到 S+H 电容器中，ADC 就会在转换阶段将该电压转换为数字转换结果。然后，CPU 可以使用该结果来控制或监测系统。但是，如果由于稳定误差而导致捕获的电压不能准确地表示施加的电压，那么即使 ADC 转换过程一切顺利，最终转换结果也会存在误差。

这些稳定误差的表现形式各不相同，具体取决于 ADC 是重复对同一通道进行采样还是按顺序扫描多个通道。稳定误差的表现形式也会因采集阶段开始时 S+H 电容器上的起始电压而有所不同。一些 ADC 架构实现方案的起始 S+H 电压接近上一次采样的电压，而另一些架构通常在采集阶段开始时使用已经过放电的 S+H 电容器。

在 ADC 对同一信号重复采样的情况下，建立误差通常表现为输入信号失真。在 S+H 电压开始接近上一次采样电压的架构中，输入信号的缓慢移动部分比快速移动部分的建立效果更佳。图 2-2 展示了一种架构，其中序列采样从上一次转换中采样和保持的电压开始建立。

图 2-2 两次转换之间保持 C_H 的采样序列

对于 S+H 电容器在放电状态下开始每个采集阶段的架构，较高输入电压的建立性能较差，从而导致信号调节失真。图 2-3 展示了一种架构，其中序列采样总是从接近零标度的地方开始建立。

图 2-3 两次转换之间 C_H 放电的采样序列

在许多 C2000 实时 MCU 应用中，一个典型的用例是使用 ADC 输入多路复用器按顺序扫描多个通道。如果转换后的通道建立不适当，该通道可能会被拉至序列中上一次转换的电压。发生这种情况是因为 S+H 电压在开始时接近上一次转换的电压，然后稳定至（但未达到）所施加的电压。上一次转换会导致发生一系列影响当前转换的转换，这种倾向称为存储器串扰。通常可以通过适当的建立设计来完全缓解存储器串扰问题。

图 2-4 说明了这样一种情况：共用采样保持必须在两个不同的多路复用输入信号之间来回建立。

图 2-4 多路复用采样序列

从 S+H 电容器完全放电开始的转换器架构通常不会经历显著的存储器串扰（但如果 ADC 驱动电路不适合分配的采集时间，仍会经历与输入建立相关的失真）。

输入建立不适当而引入的误差通常无法通过过采样和取平均值来校准或减少。因此，即使检测到的输入信号是低频甚至是直流信号，关注绝对采样精度的应用也需要确保适当的 ADC 输入建立。

C2000 实时 MCU ADC 通常先将 S+H 电容器预充电至接近上一个转换结果的电压。例外情况是 ADC 支持差分信号但在单端模式下运行。在这种情况下，当上一次在偶数通道转换而当前通道为奇数通道时，S+H 电容器会开始放电，反之亦然。例如，如果在 A3 之后对通道 A4 进行采样（或者相反），则 S+H 电容器会开始放电，但在通道 A2 之后对通道 A4 进行采样或在通道 A3 之后对通道 A1 进行采样时，开始接近上一次转换的电压。