ZHCABX6A July   2021  – December 2025 ADS117L11 , ADS127L11 , ADS127L14 , ADS127L18 , ADS127L21 , ADS127L21B

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 简介
  5. 2 时钟信号
    1. 2.1 单个时钟缓冲器
    2. 2.2 多个时钟缓冲器
    3. 2.3 时钟抖动
  6. 3 同步
  7. 4 抗混叠滤波器群延迟
  8. 5 基准电压
  9. 6 电源旁路和接地
  10. 7 SPI 菊花链连接
    1. 7.1 SPI 菊花链通信
    2. 7.2 SPI 菊花链配置的系统要求
    3. 7.3 单通道 ADC 的 SPI 菊花链连接中的器件数量
  11. 8 单通道 ADC 的并行 SPI SDO 或 DRDY 连接
  12. 9 确定新的转换数据何时可用于单通道 ADC
  13. 10多通道 ADC 的帧同步菊花链连接
    1. 10.1 帧同步菊花链配置的系统要求
    2. 10.2 帧同步菊花链连接中的通道数量
  14. 11总结
  15. 12参考资料
  16. 13修订历史记录

2.2 多个时钟缓冲器

在通道数量较多的系统中，为每个 ADC 使用单独的时钟缓冲器很有助益。但是，时钟缓冲器可能会引入通道间时钟偏移，这会导致 ADC 之间出现采样偏移。LMK1C1104 等此类高速时钟缓冲器具有明确规定的 50ps 通道间输出偏移规格。通用逻辑缓冲器通常未指定或具有数纳秒的过大输出偏移规格。这些通用逻辑缓冲器通常可用于低时钟速度，但必须根据特定的应用要求进行评估。图 2-2 显示有关使用多个时钟缓冲器的示例布局。这是具有多个 ADC 及较长布线长度的优选时钟布局配置。

ADS127L11 ADS117L11 ADS127L21 ADS127L18 ADS127L14 ADS127L21B 多个时钟缓冲器图 2-2 多个时钟缓冲器