ZHCABX6A July   2021  – December 2025 ADS117L11 , ADS127L11 , ADS127L14 , ADS127L18 , ADS127L21 , ADS127L21B

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 简介
  5. 2 时钟信号
    1. 2.1 单个时钟缓冲器
    2. 2.2 多个时钟缓冲器
    3. 2.3 时钟抖动
  6. 3 同步
  7. 4 抗混叠滤波器群延迟
  8. 5 基准电压
  9. 6 电源旁路和接地
  10. 7 SPI 菊花链连接
    1. 7.1 SPI 菊花链通信
    2. 7.2 SPI 菊花链配置的系统要求
    3. 7.3 单通道 ADC 的 SPI 菊花链连接中的器件数量
  11. 8 单通道 ADC 的并行 SPI SDO 或 DRDY 连接
  12. 9 确定新的转换数据何时可用于单通道 ADC
  13. 10多通道 ADC 的帧同步菊花链连接
    1. 10.1 帧同步菊花链配置的系统要求
    2. 10.2 帧同步菊花链连接中的通道数量
  14. 11总结
  15. 12参考资料
  16. 13修订历史记录

7.3 单通道 ADC 的 SPI 菊花链连接中的器件数量

以下部分仅适用于单通道器件。有关多通道器件，请参阅 帧同步菊花链连接中的通道数量。

链中连接的最大单通道器件数量受 SPI 时钟速度、ADC 数据帧的长度和 ADC 数据速率的限制。换句话说，SPI 时钟速度必须足够快，以便在一个转换周期内从所有器件读取数据，否则将丢失数据。该要求对于使用标准的 SPI 级联连接也是如此，因为在这种模式下数据也是按顺序读取的。

单通道 ADS1x7Lxx 器件支持高达 50MHz 的 SCLK 速度。但是，实现 50MHz 运行需要非标准 SPI 时序配置，其中数据在同一时钟沿随时钟输出并传入。菊花链模式中不支持这种非标准 SPI 时序配置。通过使用标准的相反边沿时钟输出和时钟输入 SPI 操作，并考虑到 SPI 传播延迟和建立时间，在菊花链配置中 SCLK 速度限制为大概 16.5MHz。在 2V 或更高的电压下运行 IOVDD 可以减少传播延迟时间，将最大 SCLK 速度增加至大约 20MHz。

方程式 2 显示在单个菊花链中连接的 ADC 数量受 SCLK 频率、数据速率和每个 ADC 的每帧位数决定。

方程式 2. M a x i m u m   n u m b e r   o f   d e v i c e s   i n   a   d a i s y ‐ c h a i n   c o n n e c t i o n =   f S C L K f D A T A   × b i t s   p e r   f r a m e

例如，如果 fSCLK = 20MHz，fDATA = 100kSPS 且 ADC 输出为每帧 24 位，则单个菊花链中的器件数量限制为以下值的向下取整：20MHz / (100kHz × 24) = 8。

如果根据 方程式 2，最大器件数量小于所需数量，则可以通过使用另一个具有单独数据输出线路 (SDO/DRDY) 的菊花链来增加器件数量。两条数据输出线路可实现来自两个菊花链的并行输出数据移位操作。可以在菊花链之间共享 CS、DIN 和 SCLK 线路，以便将 SPI 线路的数量保持为更小的值。图 7-7 展示了此配置。

ADS127L11 ADS117L11 ADS127L21 ADS127L18 ADS127L14 ADS127L21B 具有 2 个并行输出的菊花链 SPI 连接图 7-7 具有 2 个并行输出的菊花链 SPI 连接