ZHCABI2 January   2022 TMS320F28075 , TMS320F28075-Q1 , TMS320F28076 , TMS320F28232 , TMS320F28232-Q1 , TMS320F28234 , TMS320F28234-Q1 , TMS320F28235 , TMS320F28235-Q1 , TMS320F28332 , TMS320F28333 , TMS320F28334 , TMS320F28335 , TMS320F28335-Q1 , TMS320F28374D , TMS320F28374S , TMS320F28375D , TMS320F28375S , TMS320F28375S-Q1 , TMS320F28376D , TMS320F28376S , TMS320F28377D , TMS320F28377D-EP , TMS320F28377D-Q1 , TMS320F28377S , TMS320F28377S-Q1 , TMS320F28378D , TMS320F28378S , TMS320F28379D , TMS320F28379D-Q1 , TMS320F28379S

 

  1.   TMS320F2833x/2823x 至 TMS320F2837xD/2837xS/2807x 的迁移概述
  2.   商标
  3. 1 引言
    1. 1.1 缩写词
  4. 2 中央处理单元（CPU）
  5. 3 开发工具
    1. 3.1 驱动程序库（Driverlib）
    2. 3.2 嵌入式应用程序二进制接口（EABI）支持
  6. 4 封装和引脚分配
  7. 5 工作频率和电源管理
  8. 6 电源时序
  9. 7 输入时钟选项
  10. 8 存储器映射
  11. 9 闪存和 OTP
    1. 9.1 扇区大小和数量
    2. 9.2 闪存参数
    3. 9.3 闪存编程
    4. 9.4 闪存入口点
    5. 9.5 双代码安全模块（DCSM）和密码位置
    6. 9.6 OTP
  12. 10引导 ROM
    1. 10.1 引导 ROM 保留的 RAM
    2. 10.2 引导模式选择
    3. 10.3 引导加载程序
  13. 11架构增强
    1. 11.1 时钟源和域
    2. 11.2 看门狗计时器
    3. 11.3 外设中断扩展（PIE）
    4. 11.4 锁定保护寄存器
    5. 11.5 通用输入/输出（GPIO）
    6. 11.6 外部中断
    7. 11.7 纵横制（X-BAR）
  14. 12外设
    1. 12.1 新外设
      1. 12.1.1 模拟子系统互连
      2. 12.1.2 比较器子系统（CMPSS）
      3. 12.1.3 控制律加速器（CLA）
    2. 12.2 控制外设
      1. 12.2.1 增强型脉宽调制器（ePWM）
      2. 12.2.2 增强型捕获模块（eCAP）
      3. 12.2.3 增强型正交编码脉冲模块（eQEP）
      4. 12.2.4 Σ-Δ 滤波器模块（SDFM）
    3. 12.3 模拟外设
      1. 12.3.1 模数转换器（ADC）
    4. 12.4 通信外设
      1. 12.4.1 SPI
      2. 12.4.2 SCI
      3. 12.4.3 USB
      4. 12.4.4 I2C
      5. 12.4.5 CAN
  15. 13可配置逻辑块（CLB）
  16. 14器件比较概要
  17. 15参考文献

12.3.1 模数转换器（ADC）

F2833x/23x 上的单个 ADC 具有两个采样保持（S/H）电路，与之不同的是，F2837xD/S/07x 利用四个独立的 ADC，每个 ADC 具有一个 S/H 电路。这使得 F2837xD/S/07x 可以高效管理多个模拟信号，从而提高整体系统吞吐量。通过使用多个 ADC 模块，可以实现同时采样或独立运行。ADC 模块是使用逐次逼近（SAR）架构实现的，支持 12 位或 16 位分辨率，每个 ADC 的吞吐量分别为 3.5MSPS 或 1.1MSPS。请注意，16 位 ADC 仅使用“全差分输入”，这不同于 F2833x/23x 器件上的单端输入。有关更多信息，请参阅 SAR ADC 输入类型。以下为需要了解的迁移要点：

  • F2837xD/S/07x 器件采用基于转换启动（SOC）的架构。可以灵活地组合使用各个 SOC 以创建任意长度的转换序列。这非常适合 F2833x/23x 中在自动转换模式下映射采样方案（单路、双路或级联自动转换序列应全部很好地映射到已配置的 SOC 集，以使用相同的触发源）。

  • 除了轮询和高优先级模式之外，F2837xD/S/07x 还增加了突发优先级模式。该模式使用单独的突发控制寄存器来选择突发大小和触发源。突发模式的功能类似于处于启动/停止模式的 F2833x/23x 序列发生器架构。这可用于仿真循环缓冲区采样策略或可在同一触发条件的不同转换之间交替使用的采样策略。注：只有一个突发模式序列发生器可用。如果 F2833x/23x 设计使用处于启动/停止模式的双路序列发生器，则方案可能不会精确地映射到基于 F2837xD/S/07x 的设计。

  • F2837xD/S/07x 具有四个灵活的 PIE 中断（每个 ADC），而不是像 F2833x/23x 一样具有三个。

  • 为了进一步增强 F2837xD/S/07x ADC 的功能，每个 ADC 模块都包含四个后处理块（PPB），而每个 PPB 可以链接到任何 ADC 结果寄存器。PPB 可用于偏移校正，从设定点计算误差，检测极限和过零，以及捕获触发到采样的延迟：

  • F2837xD/S/07x ADC S+H 通过 SYSCLK（而不是 ADCCLK）计时。当 ADC 未在转换时，ADCCLK 不会自由运行。

  • 现在可以单独为每个 SOC（每个通道）配置不同的 S+H 长度。

  • 与 F2833x/23x 器件的固定 3.0V 电压范围相比，F2837xD/S/07x VREF 是比例式的（例如，用户可以在 VREFHI 中输入 2.5V 以获取 2.5V 的 ADC 电压范围，或输入 3.0V 以获取 3.0V 的电压范围）。