ZHCSXY0 March   2025 TPS65214

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 BUCK1 转换器
    6. 5.6 BUCK2、BUCK3 转换器
    7. 5.7 通用 LDO（LDO1、LDO2）
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  上电时序
      2. 6.3.2  下电时序
      3. 6.3.3  按钮和使能输入 (EN/PB/VSENSE)
      4. 6.3.4  通过 I2C 命令发出的关断请求
      5. 6.3.5  首次电源检测 (FSD)
      6. 6.3.6  具有自动上电功能时的输入电压压摆率
      7. 6.3.7  降压转换器（Buck1、Buck2 和 Buck3）
      8. 6.3.8  线性稳压器（LDO1 和 LDO2）
      9. 6.3.9  复位到 SoC (nRSTOUT)
      10. 6.3.10 中断引脚 (nINT)
      11. 6.3.11 PWM/PFM 和低功耗模式 (MODE/STBY)
      12. 6.3.12 通用输入/输出和电压选择引脚 (GPIO/VSEL)
      13. 6.3.13 通用输出和 nWAKEUP (GPO/nWAKEUP)
      14. 6.3.14 通过 I2C 命令发出 RESET 请求
      15. 6.3.15 寄存器访问控制
      16. 6.3.16 与 I2C 兼容的接口
        1. 6.3.16.1 数据有效性
        2. 6.3.16.2 启动和停止条件
        3. 6.3.16.3 传送数据
    4. 6.4 器件功能模式
      1. 6.4.1 运行模式
        1. 6.4.1.1 关断状态
        2. 6.4.1.2 INITIALIZE 状态
        3. 6.4.1.3 运行状态
        4. 6.4.1.4 STBY 状态
        5. 6.4.1.5 休眠状态
        6.       44
        7. 6.4.1.6 故障处理
    5. 6.5 用户寄存器
    6. 6.6 器件寄存器
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 典型应用示例
      2. 7.2.2 设计要求
      3. 7.2.3 详细设计过程
        1. 7.2.3.1 Buck1、Buck2、Buck3 设计过程
        2. 7.2.3.2 LDO1、LDO2 设计过程
        3. 7.2.3.3 VSYS、VDD1P8
        4. 7.2.3.4 数字信号设计过程
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 器件支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 接收文档更新通知
    4. 8.4 支持资源
    5. 8.5 商标
    6. 8.6 静电放电警告
    7. 8.7 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息
    1. 10.1 封装选项附录
    2. 10.2 卷带包装信息

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • VAF|24
散热焊盘机械数据 (封装 | 引脚)

6.3.2 下电时序

OFF 请求或关断故障会触发断电序列。如果配置为 EN 或 VSENSE，则可以通过 EN/PB/VSENSE 上的下降沿触发 OFF 请求；如果配置为 PB，则可以通过长按按钮触发 OFF 请求；也可以通过向 MFP_CTRL 寄存器中的 I2C_OFF_REQ 发送 I2C 命令指令来触发 OFF 请求。该位会自我清除。

I2C 触发关断需要在 EN/PB/VSENSE 引脚上重新发出 ON 请求。在 EN 或 VSENSE 配置中，需要在 EN/PB/VSENSE 引脚上产生一个下降沿，接着是一个上升沿。EN 或 VSENSE 配置的下降沿抗尖峰脉冲时间 tDEGL_EN/VSENSE_I2C 短于由引脚触发的关闭请求的抗尖峰脉冲时间（tDEGL_EN_Fall 和 tDEGL_VSENSE_Fall）。PB 配置的抗尖峰脉冲时间保持不变。

在许多情况下，断电序列遵循与上电序列相反的顺序。在某些应用中，需要同时关断所有电源轨，电源轨之间没有延迟，或者需要等待一段时间以确保电源轨放电。

断电序列配置如下：

  • 每个电源轨、GPO、GPIO 和 nRSTOUT 的时隙（即，在序列中的位置）是通过相应的 *_SEQUENCE_SLOT 寄存器来定义的，其中，寄存器的四个 MSB 用于设置上电序列，四个 LSB 用于设置断电序列。
  • 每个时隙的持续时间在 POWER_DOWN_SLOT_DURATION_x 寄存器中定义，可以配置为 0ms、1.5ms、3ms 或 10ms。总共可以配置 8 个时隙。
  • 除了时隙持续时间外，除非在前一个电源轨上已禁用有源放电，否则前一个电源轨是否已经放电至 SCG 阈值以下也是断电序列的一个限制因素。如果没有发生这种情况，则暂停后续电源轨的断电。为了在电源轨偏置或短路的情况下断电，在前一个电源轨经过八倍的时隙持续时间（或者在时隙持续时间为 0ms 情况下达到 12ms）后，即使前一个电源轨未完全放电，关断序列仍将继续。
  • 要绕过放电检查，请将 GENERAL_CONFIG 寄存器中的 BYPASS_RV_FOR_RAIL_ENABLE 位设置为“1”。
注： 如果禁用了某个电源轨的有源放电功能，该电源轨在时隙持续时间内未能成功放电不会限制后续电源轨的禁用操作，但时序完全按照预定的时间间隔进行。如果存在残余电压，则不管怎样都会设置 RV 位。

默认情况下会启用有源放电，而不基于 NVM。因此，如果需要，在每次 VSYS 下电上电后都需要禁用放电。在 RESET 或 OFF 请求期间，只要存在 VSYS，就不会复位放电配置。不过，在 INITIALIZE 状态下以及在上电序列之前，无论设置如何，所有电源轨都会放电。

在断电序列期间，除了 *_DISCHARGE_EN 位和某些中断位之外，不受 NVM 支持的位会复位。有关详细信息，请参阅 表 6-8。

下图以 NVM-ID 0x01、版本 0x2 为例，展示了断电序列：

TPS65214 断电时序（示例）图 6-3 断电时序（示例）
警告： 不要通过 I2C 命令更改与正在进行的序列相关的寄存器！

在开始转换到 INITIALIZE 状态之后大约 80μs 内，无法访问不受 NVM 支持的位。