ZHCSVW9 March 2024 TDA4AEN-Q1 , TDA4VEN-Q1
ADVANCE INFORMATION
表 6-86、图 6-72、表 6-87 和图 6-73 展示了 MMC0 的时序要求和开关特性 – 高速 DDR 模式。
编号 | 最小值 | 最大值 | 单位 | ||
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HSDDR1 | tsu(cmdV-clk) | 建立时间,在 MMC0_CLK 上升沿之前 MMC0_CMD 有效 | 1.62 | ns | |
HSDDR2 | th(clk-cmdV) | 保持时间,在 MMC0_CLK 上升沿之后 MMC0_CMD 有效 | 2.52 | ns | |
HSDDR3 | tsu(dV-clk) | 建立时间,在 MMC0_CLK 转换之前 MMC0_DAT[7:0] 有效 | 0.83 | ns | |
HSDDR4 | th(clk-dV) | 保持时间,在 MMC0_CLK 转换之后 MMC0_DAT[7:0] 有效 | 1.76 | ns |
编号 | 参数 | 最小值 | 最大值 | 单位 | |
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fop(clk) | 工作频率,MMC0_CLK | 50 | MHz | ||
HSDDR5 | tc(clk) | 周期时间,MMC0_CLK | 20 | ns | |
HSDDR6 | tw(clkH) | 脉冲持续时间,MMC0_CLK 高电平 | 9.2 | ns | |
HSDDR7 | tw(clkL) | 脉冲持续时间,MMC0_CLK 低电平 | 9.2 | ns | |
HSDDR8 | td(clk-cmdV) | 延迟时间,MMC0_CLK 上升沿到 MMC0_CMD 转换 | 3.31 | 7.65 | ns |
HSDDR9 | td(clk-dV) | 延迟时间,MMC0_CLK 转换到 MMC0_DAT[7:0] 转换 | 2.81 | 6.94 | ns |