ZHCSVW9 March 2024 TDA4AEN-Q1 , TDA4VEN-Q1
ADVANCE INFORMATION
表 6-115 定义了 OSPI0 PHY SDR 模式所需的 DLL 延迟。表 6-121、图 6-99、图 6-100、表 6-122 和图 6-101 展示了 OSPI0 PHY SDR 模式的时序要求和开关特性。
模式 | OSPI_PHY_CONFIGURATION_REG 位字段 | 延迟值 |
---|---|---|
发送 | ||
所有模式 | PHY_CONFIG_TX_DLL_DELAY_FLD | 0x0 |
接收 | ||
所有模式 | PHY_CONFIG_RX_DLL_DELAY_FLD | 0x0 |
编号 | 模式 | 最小值 | 最大值 | 单位 | ||
---|---|---|---|---|---|---|
O19 | tsu(D-CLK) | 建立时间,在有效 OSPI0_CLK 边沿之前 OSPI0_D[7:0] 有效 | 1.8V,具有内部 PHY 环回的 SDR | 4.8 | ns | |
3.3V,具有内部 PHY 环回的 SDR | 5.19 | ns | ||||
O20 | th(CLK-D) | 保持时间,在有效 OSPI0_CLK 边沿之后 OSPI0_D[7:0] 有效 | 1.8V,具有内部 PHY 环回的 SDR | -0.5 | ns | |
3.3V,具有内部 PHY 环回的 SDR | -0.5 | ns | ||||
O21 | tsu(D-LBCLK) | 建立时间,在有效 OSPI0_DQS 边沿之前 OSPI0_D[7:0] 有效 | 1.8V,具有外部电路板环回的 SDR | 0.6 | ns | |
3.3V,具有外部电路板环回的 SDR | 0.9 | ns | ||||
O22 | th(LBCLK-D) | 保持时间,在有效 OSPI0_DQS 边沿之后 OSPI0_D[7:0] 有效 | 1.8V,具有外部电路板环回的 SDR | 1.7 | ns | |
3.3V,具有外部电路板环回的 SDR | 2.0 | ns |
编号 | 参数 | 模式 | 最小值 | 最大值 | 单位 | |
---|---|---|---|---|---|---|
O7 | tc(CLK) | 周期时间,OSPI0_CLK | 1.8V | 7 | ns | |
3.3V | 6.03 | ns | ||||
O8 | tw(CLKL) | 脉冲持续时间,OSPI0_CLK 低电平 | ((0.475P(1)) - 0.3) | ns | ||
O9 | tw(CLKH) | 脉冲持续时间,OSPI0_CLK 高电平 | ((0.475P(1)) - 0.3) | ns | ||
O10 | td(CSn-CLK) | 延迟时间,OSPI0_CSn[3:0] 有效边沿到 OSPI0_CLK 上升沿 | ((0.475P(1)) + (0.975M(2)R(4)) - 1) | ((0.525P(1)) + (1.025M(2)R(4)) + 1) | ns | |
O11 | td(CLK-CSn) | 延迟时间,OSPI0_CLK 上升沿到 OSPI0_CSn[3:0] 无效边沿 | ((0.475P(1)) + (0.975N(3)R(4)) - 1) | ((0.525P(1)) + (1.025N(3)R(4)) + 1) | ns | |
O12 | td(CLK-D) | 延迟时间,OSPI0_CLK 有效边沿到 OSPI0_D[7:0] 转换 | 1.8V | -1.16 | 1.25 | ns |
3.3V | -1.33 | 1.51 | ns |