ZHCSY80 April   2025 TAC5301-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  电气特性
    7. 5.7  时序要求：I2C 接口
    8. 5.8  开关特性：I2C 接口
    9. 5.9  时序要求：TDM、I2S 或 LJ 接口
    10. 5.10 开关特性：TDM、I2S 或 LJ 接口
    11. 5.11 时序图
    12. 5.12 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 串行接口
        1. 6.3.1.1 控制串行接口
        2. 6.3.1.2 音频串行接口
          1. 6.3.1.2.1 时分多路复用 (TDM) 音频接口
          2. 6.3.1.2.2 IC 间音频 (I2S) 接口
          3. 6.3.1.2.3 左对齐 (LJ) 接口
        3. 6.3.1.3 通过共享总线使用多个器件
      2. 6.3.2 锁相环 (PLL) 和时钟生成
      3. 6.3.3 输入通道配置
      4. 6.3.4 输出通道配置
      5. 6.3.5 基准电压
      6. 6.3.6 麦克风偏置
      7. 6.3.7 信号链处理
        1. 6.3.7.1 ADC 信号链
          1. 6.3.7.1.1  可编程通道增益和数字音量控制
          2. 6.3.7.1.2  可编程通道增益校准
          3. 6.3.7.1.3  可编程通道相位校准
          4. 6.3.7.1.4  可编程数字高通滤波器
          5. 6.3.7.1.5  可编程数字双二阶滤波器
          6. 6.3.7.1.6  可编程通道加法器和数字混频器
          7. 6.3.7.1.7  可配置数字抽取滤波器
            1. 6.3.7.1.7.1 线性相位滤波器
              1. 6.3.7.1.7.1.1 采样速率：8kHz 或 7.35kHz
              2. 6.3.7.1.7.1.2 采样速率：16kHz 或 14.7kHz
              3. 6.3.7.1.7.1.3 采样速率：24kHz 或 22.05kHz
              4. 6.3.7.1.7.1.4 采样速率：32kHz 或 29.4kHz
              5. 6.3.7.1.7.1.5 采样速率：48kHz 或 44.1kHz
              6. 6.3.7.1.7.1.6 采样速率：96kHz 或 88.2kHz
              7. 6.3.7.1.7.1.7 采样速率：192kHz 或 176.4kHz
            2. 6.3.7.1.7.2 低延迟滤波器
              1. 6.3.7.1.7.2.1 采样速率：24kHz 或 22.05kHz
              2. 6.3.7.1.7.2.2 采样速率：32kHz 或 29.4kHz
              3. 6.3.7.1.7.2.3 采样速率：48kHz 或 44.1kHz
              4. 6.3.7.1.7.2.4 采样速率：96kHz 或 88.2kHz
              5. 6.3.7.1.7.2.5 采样速率：192kHz 或 176.4kHz
            3. 6.3.7.1.7.3 超低延迟滤波器
              1. 6.3.7.1.7.3.1 采样速率：24kHz 或 22.05kHz
              2. 6.3.7.1.7.3.2 采样速率：32kHz 或 29.4kHz
              3. 6.3.7.1.7.3.3 采样速率：48kHz 或 44.1kHz
              4. 6.3.7.1.7.3.4 采样速率：96kHz 或 88.2kHz
              5. 6.3.7.1.7.3.5 采样速率：192kHz 或 176.4kHz
          8. 6.3.7.1.8  自动增益控制器 (AGC)
          9. 6.3.7.1.9  语音活动检测 (VAD)
          10. 6.3.7.1.10 超声波活动检测 (UAD)
        2. 6.3.7.2 DAC 信号链
          1. 6.3.7.2.1 可编程通道增益和数字音量控制
          2. 6.3.7.2.2 可编程通道增益校准
          3. 6.3.7.2.3 可编程数字高通滤波器
          4. 6.3.7.2.4 可编程数字双二阶滤波器
          5. 6.3.7.2.5 可配置数字内插滤波器
            1. 6.3.7.2.5.1 线性相位滤波器
              1. 6.3.7.2.5.1.1 采样速率：8kHz 或 7.35kHz
              2. 6.3.7.2.5.1.2 采样速率：16kHz 或 14.7kHz
              3. 6.3.7.2.5.1.3 采样速率：24kHz 或 22.05kHz
              4. 6.3.7.2.5.1.4 采样速率：32kHz 或 29.4kHz
              5. 6.3.7.2.5.1.5 采样速率：48kHz 或 44.1kHz
              6. 6.3.7.2.5.1.6 采样速率：96kHz 或 88.2kHz
              7. 6.3.7.2.5.1.7 采样速率：192kHz 或 176.4kHz
            2. 6.3.7.2.5.2 低延迟滤波器
              1. 6.3.7.2.5.2.1 采样速率：24kHz 或 22.05kHz
              2. 6.3.7.2.5.2.2 采样速率：32kHz 或 29.4kHz
              3. 6.3.7.2.5.2.3 采样速率：48kHz 或 44.1kHz
              4. 6.3.7.2.5.2.4 采样速率：96kHz 或 88.2kHz
              5. 6.3.7.2.5.2.5 采样速率：192kHz 或 176.4kHz
            3. 6.3.7.2.5.3 超低延迟滤波器
              1. 6.3.7.2.5.3.1 采样速率：24kHz 或 22.05kHz
              2. 6.3.7.2.5.3.2 采样速率：32kHz 或 29.4kHz
              3. 6.3.7.2.5.3.3 采样速率：48kHz 或 44.1kHz
              4. 6.3.7.2.5.3.4 采样速率：96kHz 或 88.2kHz
              5. 6.3.7.2.5.3.5 采样速率：192kHz 或 176.4kHz
      8. 6.3.8 中断、状态和数字 I/O 引脚多路复用
      9. 6.3.9 Power Tune 模式
    4. 6.4 器件功能模式
      1. 6.4.1 睡眠模式或软件关断
      2. 6.4.2 软件复位
      3. 6.4.3 工作模式
    5. 6.5 编程
      1. 6.5.1 控制串行接口
        1. 6.5.1.1 常规 I2C 运行
        2. 6.5.1.2 I2C 单字节和多字节传输
          1. 6.5.1.2.1 I2C 单字节写入
          2. 6.5.1.2.2 I2C 多字节写入
          3. 6.5.1.2.3 I2C 单字节读取
          4. 6.5.1.2.4 I2C 多字节读取
  8. 7 寄存器映射
    1. 7.1 器件配置寄存器
      1. 7.1.1 TAC5301-Q1_B0_P0 寄存器
      2. 7.1.2 TAC5301-Q1_B0_P1 寄存器
      3. 7.1.3 TAC5301-Q1_B0_P3 寄存器
    2. 7.2 可编程系数寄存器
      1. 7.2.1  可编程系数寄存器：页面 8
      2. 7.2.2  可编程系数寄存器：页面 9
      3. 7.2.3  可编程系数寄存器：页面 10
      4. 7.2.4  可编程系数寄存器：页面 11
      5. 7.2.5  可编程系数寄存器：页面 15
      6. 7.2.6  可编程系数寄存器：页面 16
      7. 7.2.7  可编程系数寄存器：页面 17
      8. 7.2.8  可编程系数寄存器：页面 18
      9. 7.2.9  可编程系数寄存器：页面 19
      10. 7.2.10 可编程系数寄存器：页面 25
      11. 7.2.11 可编程系数寄存器：页面 26
      12. 7.2.12 可编程系数寄存器：页面 27
      13. 7.2.13 可编程系数寄存器：页面 28
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 应用
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
      4. 8.2.4 典型特性
    3. 8.3 电源相关建议
      1. 8.3.1 适用于 1.8V 和 1.2V 运行的 IOVDD_IO_MODE
    4. 8.4 布局
      1. 8.4.1 布局示例
      2. 8.4.2 布局指南
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 静电放电警告
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.2 锁相环 (PLL) 和时钟生成

该器件具有智能自动配置块，可生成 ADC 和 DAC 调制器和用于信号处理的数字滤波器引擎所需的所有必要内部时钟。该配置通过监测音频总线上 FSYNC 和 BCLK 信号的频率来实现。

该器件支持（FSYNC 信号频率的）各种数据采样率和 BCLK 与 FSYNC 之比，以便在内部配置所有时钟分频器（包括 PLL 配置），而无需主机编程。表 6-7 和表 6-8 列出了支持的 FSYNC 和 BCLK 频率。

表 6-7 支持的 FSYNC（48kHz 的倍数或约数）和 BCLK 频率
BCLK 与 FSYNC 之比 BCLK (MHz)
FSYNC
(8kHz)		 FSYNC
(16kHz)		 FSYNC
(24kHz)		 FSYNC
(32kHz)		 FSYNC
(48kHz)		 FSYNC
(96kHz)		 FSYNC
(192 kHz)
16 保留 0.256 0.384 0.512 0.768 1.536 3.072
24 保留 0.384 0.576 0.768 1.152 2.304 4.608
32 0.256 0.512 0.768 1.024 1.536 3.072 6.144
48 0.384 0.768 1.152 1.536 2.304 4.608 9.216
64 0.512 1.024 1.536 2.048 3.072 6.144 12.288
96 0.768 1.536 2.304 3.072 4.608 9.216 18.432
128 1.024 2.048 3.072 4.096 6.144 12.288 24.576
192 1.536 3.072 4.608 6.144 9.216 18.432 保留
256 2.048 4.096 6.144 8.192 12.288 24.576 保留
384 3.072 6.144 9.216 12.288 18.432 保留 保留
512 4.096 8.192 12.288 16.384 24.576 保留 保留
1024 8.192 16.384 24.576 保留 保留 保留 保留
2048 16.384 保留 保留 保留 保留 保留 保留
表 6-8 支持的 FSYNC（44.1kHz 的倍数或约数）和 BCLK 频率
BCLK 与 FSYNC 之比 BCLK (MHz)
FSYNC (7.35kHz) FSYNC (14.7kHz) FSYNC (22.05kHz) FSYNC (29.4kHz) FSYNC (44.1kHz) FSYNC (88.2kHz) FSYNC (176.4kHz)
16 保留 保留 0.3528 0.4704 0.7056 1.4112 2.8224
24 保留 0.3528 0.5292 0.7056 1.0584 2.1168 4.2336
32 保留 0.4704 0.7056 0.9408 1.4112 2.8224 5.6448
48 0.3528 0.7056 1.0584 1.4112 2.1168 4.2336 8.4672
64 0.4704 0.9408 1.4112 1.8816 2.8224 5.6448 11.2896
96 0.7056 1.4112 2.1168 2.8224 4.2336 8.4672 16.9344
128 0.9408 1.8816 2.8224 3.7632 5.6448 11.2896 22.5792
192 1.4112 2.8224 4.2336 5.6448 8.4672 16.9344 保留
256 1.8816 3.7632 5.6448 7.5264 11.2896 22.5792 保留
384 2.8224 5.6448 8.4672 11.2896 16.9344 保留 保留
512 3.7632 7.5264 11.2896 15.0528 22.5792 保留 保留
1024 7.5264 15.0528 22.5792 保留 保留 保留 保留
2048 15.0528 保留 保留 保留 保留 保留 保留

TAC5301-Q1 还支持除前面表格中所列之外的非音频采样速率。有关更多详细信息，请参阅器件的时钟配置和 TAx5x1x 系列的灵活时钟 应用报告。

TAC5301-Q1 采样速率可以分别使用寄存器 CLK_CFG0 (P0_R50) 和 CLK_CFG1 (P0_R51) 对主要 ASI 和辅助 ASI 进行配置。CLK_DET_STS0 (P0_R62) 和 CLK_DET_STS1 (P0_R63) 寄存器还分别为主要 ASI 和辅助 ASI 在自动检测模式下捕获器件在 FSYNC 频率下的自动检测结果。寄存器 CLK_DET_STS2 (P0_R64) 和 CLK_DET_STS3 (P0_R65) 捕获器件在自动检测模式下为所选 ASI 检测到的 BCLK 与 FSYNC 之比，同时通过 CLK_SRC_SEL (P0_R52_D[3:1]) 寄存器将所选 ASI 选为 PLL 基准。如果器件找到任何不受支持的 FSYNC 频率和 BCLK 与 FSYNC 之比组合，器件会生成 ASI 时钟错误中断，并相应地关断器件的各个块。

在 ADC 或 DAC 通道已在运行时，TAC5301-Q1 也支持启用通道。这需要在上电之前进行预先配置，以指示在运行时可以启用的最大通道数，从而维持正确的时钟生成和使用。这可以通过使用寄存器 DYN_PUPD_CFG (P0_R119) 进行配置。ADC_DYN_PUPD_EN (P0_R119_D[7]) 和 DAC_DYN_PUPD_EN (P0_R119_D[5]) 位可用于独立启用 ADC 或 DAC 通道的动态上电。可以使用 ADC_DYN_MAXCH_SEL (P0_R119_D[6]) 和 DAC_DYN_MAXCH_SEL (P0_R119_D[4]) 位来配置动态上电和断电所支持的最大通道数。

该器件使用集成的低抖动锁相环 (PLL) 来生成调制器和数字滤波器引擎以及其他控制块所需的内部时钟。该器件还支持使用 BCLK 或 GPIO1 引脚（作为 CCLK）作为音频时钟源，而无需使用 PLL，从而降低功耗。但是，ADC 性能可能会因外部时钟源的抖动而下降，如果外部音频时钟源频率不够高，则可能无法支持某些处理功能。因此，TI 建议在高性能应用中使用 PLL。不同使用场景下的 TAx5x1x-Q1 功耗矩阵 应用报告论述了有关如何在低功耗模式下不使用 PLL 时配置和使用器件的更多细节和信息。

该器件还支持使用 GPIO1 引脚（作为 CCLK）作为参考输入时钟源来实现音频总线控制器模式运行，并支持各种灵活选项和各种系统时钟。有关控制器模式配置和操作的更多详细信息和信息，请参阅器件的时钟配置和 TAx5x1x 系列的灵活时钟 应用报告。

音频总线时钟错误检测和自动检测功能会自动生成所有内部时钟，但可以分别使用 IGNORE_CLK_ERR (P0_R4_D[6]) 和 CUSTOM_CLK_CFG (P0_R50_D[0]) 寄存器位来禁用。在系统中，该禁用功能可用于支持自动检测方案未涵盖的自定义时钟频率。对于此类应用用例，必须注意确保多个时钟分频器均已正确配置。TI 建议使用 PPC3 GUI 进行器件配置设置；有关更多详细信息，请参阅 TAx5x1xQ15B5EVM-K 评估模块用户指南和 PurePath™ 控制台图形开发套件。器件的时钟配置和 TAx5x1x 系列的灵活时钟 应用报告也介绍了自定义时钟配置的各个方面。有关器件时钟检测模块的更多详细信息，请参阅 TAx5x1x 系列支持的时钟错误配置、检测和模式 应用报告。

当 PLL 关闭时，数字音量控制和使用可编程系数的其他功能（如双二阶滤波器、混频器、AGC 等）不适用，但高通滤波器 (HPF) 除外。