ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
引脚 | 类型(1) | 说明 | |||
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名称 | 编号 | ||||
电源 | |||||
GND | PAD | G | 接地/散热焊盘。 将外露焊盘连接到 PCB 接地端,以实现适当的电气和热性能。建议使用 5×5 过孔布局将 IC 接地焊盘连接到 PCB 接地层。 | ||
VDD_IN | 5 | P | 用于初级和次级基准输入的内核电源 (3.3V)。 在每个引脚上放置一个 0.1µF 旁路电容器。 | ||
VDD_XO | 33 | P | 用于 XO 输入的内核电源 (3.3V)。 在每个引脚上放置一个 0.1µF 旁路电容器。 | ||
VDD_PLL1 | 27 | P | 用于 PLL1、PLL2 和数字块的内核电源 (3.3V)。 在每个引脚上放置一个 0.1µF 旁路电容器。 | ||
VDD_PLL2 | 36 | P | |||
VDD_DIG | 4 | P | |||
VDDO_01 | 18 | P | 用于时钟输出 0 至 7 的输出电源(1.8V、2.5V 或 3.3V)。 在每个引脚上放置一个 0.1µF 旁路电容器。如果相应的输出未使用,则可以保持悬空或无连接。输出电源电压电平可以在 VDDO_x 引脚之间混合使用或保持相同。请参阅混合电源。 | ||
VDDO_23 | 19 | P | |||
VDDO_4 | 37 | P | |||
VDDO_5 | 40 | P | |||
VDDO_6 | 43 | P | |||
VDDO_7 | 46 | P | |||
核心块 | |||||
LF1 | 29 | A | APLL1 和 APLL2 的外部环路滤波电容器。 在每个引脚上放置一个靠近的电容器。对于 LF1,建议为大约 1.0kHz 的典型 APLL1 环路带宽使用 0.47µF 电容器。对于 LF2,建议为大约 500kHz 的典型 APLL2 环路带宽使用 0.1µF 电容器。 | ||
LF2 | 34 | A | |||
CAP_PLL1 | 28 | A | 用于 APLL1、APLL2 和数字块的外部旁路电容器。 在每个引脚上放置一个 10µF 旁路电容器。 | ||
CAP_PLL2 | 35 | A | |||
CAP_DIG | 3 | A | |||
输入块 | |||||
PRIREF_P | 6 | I | DPLL 主基准时钟和辅助基准时钟输入。 每个输入对都可以接受差分或单端时钟作为 DPLL 的基准。每对都有一个带内部端接的可编程输入类型,从而支持交流或直流耦合时钟。可将单端 LVCMOS 时钟应用于 P 输入,同时将 N 输入下拉至接地。未使用的输入对可以保持悬空。 对于低频输入 (< 2kHz),禁用内部交流耦合电容器来提高噪声抗扰度。差分输入和 LVCMOS 输入可以直流耦合到接收器。 有关可编程输入类型的详细信息,请参阅基准输入(PRIREF_P/N 和 SECREF_P/N)。 | ||
PRIREF_N | 7 | I | |||
SECREF_P | 10 | I | |||
SECREF_N | 11 | I | |||
XO_P | 31 | I | XO/TCXO/OCXO 输入。 此输入对可以接受来自低抖动本地振荡器的差分或单端时钟信号作为 APLL 的基准。此输入有一个带内部端接的可编程输入类型,从而支持交流或直流耦合时钟。可将单端 LVCMOS 时钟(高达 2.5V)应用于 P 输入,同时将 N 输入下拉至接地。在自由运行模式和保持模式下,低频 TCXO 或 OCXO 可用于设置时钟输出频率精度和稳定性。 在 DPLL 模式下,XO 频率必须与 VCO1 频率具有非整数关系,以便 APLL1 可以在分数模式下运行(这是 DPLL 正常运行所必需的)。在仅 APLL(自由运行)模式下,XO 频率可以与 VCO1 频率具有整数关系或非整数关系。 振荡器输入 (XO_P/N) 中详细说明了可编程输入类型和频率选项。 | ||
XO_N | 32 | I | |||
输出块 | |||||
OUT0_P | 14 | O | 时钟输出 0 至 3 组。 每个可编程输出驱动器对都可以支持 AC-LVDS、AC-CML、AC-LVPECL 和 HCSL。 如果未使用的差分输出处于活动状态,则必须端接,或如果处于悬空状态,则必须通过寄存器禁用。 为了尽可能减少输出串扰,OUT[0:3] 组是 PLL1 时钟的首选。 | ||
OUT0_N | 15 | O | |||
OUT1_P | 17 | O | |||
OUT1_N | 16 | O | |||
OUT2_P | 20 | O | |||
OUT2_N | 21 | O | |||
OUT3_P | 23 | O | |||
OUT3_N | 22 | O | |||
OUT4_P | 39 | O | 时钟输出 4 至 7 组。 每个可编程输出驱动器对都可以支持 AC-LVDS、AC-CML、AC-LVPECL、HCSL 或 1.8V LVCMOS 时钟(每对一个或两个)。 如果未使用的差分输出处于活动状态,则必须端接,或如果处于悬空状态,则必须通过寄存器禁用。 为了尽可能减少输出串扰,OUT[4:7] 组是 PLL2 时钟的首选。当不使用 PLL2 时,可为 PLL1 时钟使用 OUT[4:7] 组,而不会出现从 PLL2 交叉耦合的风险。 | ||
OUT4_N | 38 | O | |||
OUT5_P | 42 | O | |||
OUT5_N | 41 | O | |||
OUT6_P | 45 | O | |||
OUT6_N | 44 | O | |||
OUT7_P | 48 | O | |||
OUT7_N | 47 | O | |||
逻辑控制/状态 (2)(3) | |||||
HW_SW_CTRL | 9 | I | 器件启动模式选择(3 电平,1.8V 兼容)。 此输入选择器件启动模式,该模式确定了用于初始化寄存器、串行接口和逻辑引脚功能的存储器页。仅在器件上电复位 (POR) 时对输入电平进行采样。 有关启动模式说明和逻辑引脚功能,请参阅表 4-2。 | ||
PDN | 13 | I | 器件断电(低电平有效)。 当 PDN 拉至低电平时,器件处于硬复位状态,并且包括串行接口在内的所有块都断电。当 PDN 拉至高电平时,根据 HW_SW_CTRL 选择的器件模式来启动器件并开始正常运行,同时所有内部电路复位至初始状态。 | ||
SDA/SDI | 25 | I/O | I2C 串行数据 I/O (SDA) 或 SPI 串行数据输入 (SDI)。请参阅表 4-2。 当 HW_SW_CTRL 为 0 或 1 时,串行接口为 I2C。SDA 和 SCL 引脚(开漏)需要外部 I2C 上拉电阻器。默认的 7 位 I2C 地址为 11001xxb,其中 MSB 位 (11001b) 从片上 EEPROM 初始化,LSB 位 (xxb) 由逻辑输入引脚决定。当 HW_SW_CTRL 为 0 时,LSB 由 POR 期间的 GPIO1 输入状态(3 电平)决定。当 HW_SW_CTRL 为 1 时,LSB 固定为 00b。 当 HW_SW_CTRL 为悬空时,串行接口为 SPI(4 线,模式 0),并使用 SDI、SCK、SCS 和 SDO 引脚。 | ||
SCL/SCK | 26 | I | I2C 串行时钟输入 (SCL) 或 SPI 串行时钟输入 (SCK)。请参阅表 4-2。 | ||
GPIO0/SYNCN | 12 | I | 多功能输入或输出。 请参阅表 4-2。 | ||
GPIO1/SCS | 24 | I | |||
GPIO2/SDO/ FINC | 30 | I/O | |||
STATUS0 | 1 | I/O | 状态输出 0 和 1。 每个输出具有可编程的状态信号选择、驱动器类型(3.3V LVCMOS 或开漏)和状态极性。开漏需要外部上拉电阻。如果未使用,将引脚保持悬空。 在 I2C 模式下,STATUS1/FDEC 引脚可用作 DCO 模式控制输入引脚。请参阅表 4-2。 | ||
STATUS1/ FDEC | 2 | I/O | |||
REFSEL | 8 | I | 手动 DPLL 基准时钟输入选择。(3 电平,1.8V 兼容)。 REFSEL = 0 (PRIREF)、1 (SECREF) 或悬空或 VIM(自动选择)。此控制引脚必须通过寄存器默认启用或编程启用。如果未使用,将引脚保持悬空。 |