在典型应用中，TI 建议执行以下步骤：

1. 使用 TICS Pro 编程软件中的 LMK05318B-Q1 GUI 执行分步设计流程，输入设计参数，计算每个 PLL 域的频率计划，并为所需配置生成寄存器设置。可以导出寄存器设置（以十六进制格式）来实现主机编程或工厂预编程。
   • 如果使用通用（非定制）器件，主机器件可在上电后通过串行接口对寄存器设置进行编程，并发出软复位（通过 RESET_SW 位）来启动器件。主机还可以将设置存储到 EEPROM 中，以便在后续上电复位周期中可以使用这些寄存器设置来自动启动。
2. 将 HW_SW_CTRL 引脚接地来选择 EEPROM+I²C 模式，或通过弱内部电阻器或外部电阻器将引脚偏置到 V_IM 来选择 EEPROM+SPI 模式。确定用于控制和状态功能的逻辑 I/O 引脚分配。有关更多信息，请参阅HW_SW_CTRL 引脚功能。
   • 使用适当的 I/O 方向和电压电平将 I²C/SPI 和逻辑 I/O 引脚（1.8V 兼容电平）连接到主机器件引脚。
3. 有关更多信息，请按照振荡器输入 (XO_P/N) 选择 XO 频率。
   • 选择一个 XO，其目标相位抖动性能应符合自由运行或保持期间输出时钟所需的频率稳定性和精度要求。
   • 对于 3.3V LVCMOS 驱动器，请按照节 8.3.3 中的 OSC 时钟接口示例操作。通过低噪声 LDO 稳压器为 OSC 供电，或优化电源滤波以避免电源噪声引起的 XO 时钟抖动。
   • TICS Pro：配置 XO 输入缓冲器模式来匹配 XO 驱动器接口要求。有关更多信息，请参阅表 8-1。
4. 为原理图中的每个 PLL 域连接时钟 I/O，并使用 TICS Pro 按如下方式配置器件设置：
   • 基准输入：按照图 9-4 或时钟输入连接和端接 中的 LVCMOS 或差分时钟输入接口示例进行操作。
     • TICS Pro：对于 DPLL 模式，配置基准输入缓冲器模式以匹配基准时钟驱动器接口要求。有关更多信息，请参阅表 8-2。
     • 启用振幅监控时，在输入频率低于 5MHz 的情况下使用 LVCMOS 时钟输入。
   • TICS Pro：对于 DPLL 模式，配置 DPLL 输入选择模式和输入优先级。有关更多信息，请参阅基准输入多路复用器选择。
   • TICS Pro：如果使用 APLL2，则配置 VCO1 域（级联 APLL2）或 XO 时钟（非级联 APLL2）的 APLL2 基准。
   • TICS Pro：为每个输出配置所需的时钟频率和 PLL 域。TICS Pro 可以计算 PLL 和输出的 VCO 频率和分频器设置。为更大限度减少串扰和杂散，请考虑以下输出时钟分配指南：
     • 对于 PLL1 时钟，优先选择 OUT[0:3] 组。
     • 对于 PLL2 时钟，优先选择 OUT[4:7] 组。
     • 将相邻通道上相同的输出频率（或谐波频率）分组，并在可能的情况下将输出对与单个分频器（OUT0/1 或 OUT2/3）一起使用来尽可能降低功耗。
     • 当两个频率之差 |f_OUTx – f_OUTy| 处于抖动积分带宽范围（例如，12kHz 至 20MHz）内时，分离时钟输出。为尽可能减少潜在耦合，作为潜在干扰源的任何输出都必须至少由四个静态引脚（电源引脚、逻辑引脚或禁用输出引脚）进行分离。如有可能，请将这些时钟放置在相对的输出组上来分离这些时钟，这些输出组位于芯片的对侧以实现更好的隔离。
     • 避免任何 LVCMOS 输出（强干扰源），或将其与其他抖动敏感型差分输出时钟进行隔离。如果需要 LVCMOS 输出，请使用双通道互补 LVCMOS 模式（+/- 或 -/+），并将未使用的 LVCMOS 输出保持悬空且无任何布线。
     • 如果应用中未使用所有的输出对，请考虑将未使用的输出连接到一对射频同轴测试结构以进行测试（例如 SMA、SMP 端口）。
   • TICS Pro：配置输出驱动器。
     • 配置输出驱动器模式以匹配接收器时钟输入接口要求。有关更多信息，请参阅表 8-8。
     • 配置需要同步输出相位的任何输出 SYNC 组。有关更多信息，请参阅输出同步 (SYNC)。
     • 配置输出自动静音模式、输出静音电平以及 APLL 和 DPLL 静音选项。有关更多信息，请参阅LOL 期间输出自动静音。
   • 时钟输出接口：按照图 9-4 或时钟输出连接和端接 中的单端或差分时钟输出接口示例进行操作。
     • 差分输出必须在接收器输入端进行交流耦合、端接和偏置。
     • 除非通过编程启用内部源端接，否则 HCSL 输出必须具有到 GND 的 50Ω 端接（在源极或负载侧）。
     • LVCMOS 输出具有内部源端接，可直接驱动 50Ω 布线。LVCMOS V_OH 电平由 VDDO 电压 (1.8V) 确定。
   • TICS Pro：配置 DPLL 环路带宽。
     • 在环路带宽以下，基准噪声会添加到 TDC 本底噪声和 XO/TCXO/OCXO 噪声。在环路带宽以上，基准噪声将以高达 60dB/十倍频程的滚降幅度衰减。合适的带宽取决于基准输入和 XO 之间的相对相位噪声。APLL1 的环路带宽可配置为在超过 APLL1 的带宽（通常约为 1kHz）时使基准输入、TDC 和 XO 相位噪声进一步衰减。
   • TICS Pro：配置最大 TDC 频率以根据所需的用例优化 DPLL TDC 噪声贡献。
     • 有线：最大 TDC 速率预设为 400kHz。这种情况下可以使用窄环路带宽 (≤10Hz) 和 TCXO/OCXO/XO 来设置频率稳定性和漂移性能，从而支持 SyncE 和其他用例。
     • 无线：最大 TDC 速率预设为 26MHz 以实现最低的带内 TDC 噪声贡献。这种情况下支持无线用例以及近端相位噪声至关重要的其他用例。
     • 定制：最大 TDC 速率可以指定为不超过 26MHz 的任何值。
   • TICS Pro：如果需要时钟控制（例如 IEEE 1588 PTP），请为 DPLL 环路启用 DCO 模式并输入频率步长（以 ppb 为单位）。FDEV 步长寄存器根据DCO 频率步长 进行计算。如果需要，在 GPIO 引脚上启用 FINC/FDEC 引脚控制。
5. TICS Pro：为每个基准输入配置基准输入监控选项。当不需要监控器或输入超出监控器支持的频率范围运行时，禁用监控器。有关更多信息，请参阅基准输入监控。
   • 振幅监控器：设置 LVCMOS 检测到的压摆率边沿或差分输入振幅阈值，从而监控输入信号质量。禁用低于 5MHz 差分输入的监控器，或使用 LVCMOS 输入时钟。
   • 漏脉冲监控器：设置延迟窗口阈值 (T_LATE) 以允许最长的预期输入时钟周期，包括最坏情况下的周期间抖动。对于间隙时钟输入，根据允许的漏时钟脉冲数设置 T_LATE。
   • 矮脉冲监控器：设置早期窗口阈值 (T_EARLY) 以允许最短的预期输入时钟周期，包括最坏情况下的周期间抖动。
   • 1PPS 相位验证监控器：设置相位验证抖动阈值，包括最坏情况下的输入周期间抖动。
   • 验证计时器：设置在输入对选择有效之前，必须由所有已启用的输入监控器对基准输入进行验证的时长。
6. TICS Pro：为每个通道配置 DPLL 锁定检测和调优字历史记录监控选项。请参阅PLL 锁定检测器 和调优字历史记录，了解更多信息。
   • DPLL 调优字历史记录：设置历史计数/平均时间 (T_AVG)、历史延迟/忽略时间 (T_IGN) 和中间平均选项。
   • DPLL 频锁和相锁检测器：设置每个检测器的锁定阈值和解锁阈值。
7. TICS Pro：根据需要配置每个状态输出引脚和中断标志。请参阅状态输出 和中断，了解更多信息。
   • 选择所需的状态信号选项、状态极性和驱动器模式（3.3V LVCMOS 或开漏）。开漏需要外部上拉电阻。
   • 如果中断已启用并被选为状态输出，请根据需要配置任何中断源的标志极性和屏蔽位以及组合与/或门。
8. 考虑以下电源设计准则：
   • 具有相同频率或整数相关（谐波）频率的输出可以共享公共的滤波电源。
     • 示例：OUT[0:1] 和 OUT[2:3] 上的 156.25MHz 和 312.5MHz 输出可以共享经过滤波的 VDDO 电源（组 1），而 OUT[4:7] 上的 100MHz、50MHz 和 25MHz 输出可以共享单独的 VDDO 电源（组 2）。
   • 为了实现最低功耗，AC-DIFF 或 HCSL 输出可以由 1.8V 电源供电，输出摆幅或相位噪声不会降低（与 2.5V 或 3.3V 相比）。
   • 1.8V LVCMOS 输出必须由 1.8V 电源供电。
   • 请参阅电源轨时序、电源斜升速率和混合电源域。