ZHCSV24 March 2024 LMK05318B-Q1
PRODUCTION DATA
TDC 输入会比较所选基准输入的 R 分频器时钟与来自 VCO1 的 DPLL 反馈分频器时钟的相位。TDC 输出会生成一个与相位误差相对应的数字校正字,该相位误差由 DPLL 环路滤波器进行处理。
DPLL TDC 输入频率 (fTDC) 最高可达 26Mhz,并可通过方程式 3 进行计算。