ZHCSV24 March   2024 LMK05318B-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
    1. 4.1 器件启动模式
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息：4 层 JEDEC，标准 PCB
    5. 5.5 热性能信息：10 层定制 PCB
    6. 5.6 电气特性
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 参数测量信息
    1. 6.1 输出时钟测试配置
  8. 7 详细说明
    1. 7.1 概述
      1. 7.1.1 符合 ITU-T G.8262 (SyncE) 标准
    2. 7.2 功能方框图
      1. 7.2.1 PLL 架构概述
      2. 7.2.2 DPLL 模式
      3. 7.2.3 仅 APLL 模式
    3. 7.3 特性说明
      1. 7.3.1  振荡器输入 (XO_P/N)
      2. 7.3.2  基准输入（PRIREF_P/N 和 SECREF_P/N）
      3. 7.3.3  时钟输入连接和端接
      4. 7.3.4  基准输入多路复用器选择
        1. 7.3.4.1 自动输入选择
        2. 7.3.4.2 手动输入选择
      5. 7.3.5  无中断切换
        1. 7.3.5.1 涉及 1PPS 输入的无中断切换
      6. 7.3.6  基准输入上的间隙时钟支持
      7. 7.3.7  输入时钟和 PLL 监控、状态和中断
        1. 7.3.7.1 XO 输入监控
        2. 7.3.7.2 基准输入监控
          1. 7.3.7.2.1 基准验证计时器
          2. 7.3.7.2.2 振幅监控器
          3. 7.3.7.2.3 频率监控
          4. 7.3.7.2.4 漏脉冲监控器（后期检测）
          5. 7.3.7.2.5 矮脉冲监控器（早期检测）
          6. 7.3.7.2.6 1PPS 输入的相位有效监控器
        3. 7.3.7.3 PLL 锁定检测器
        4. 7.3.7.4 调优字历史记录
        5. 7.3.7.5 状态输出
        6. 7.3.7.6 中断
      8. 7.3.8  PLL 关系
        1. 7.3.8.1  PLL 频率关系
        2. 7.3.8.2  模拟 PLL（APLL1、APLL2）
        3. 7.3.8.3  APLL 参考路径
          1. 7.3.8.3.1 APLL XO 倍频器
          2. 7.3.8.3.2 APLL1 XO 基准 (R) 分频器
          3. 7.3.8.3.3 APLL2 基准 (R) 分频器
        4. 7.3.8.4  APLL 相位频率检测器 (PFD) 和电荷泵
        5. 7.3.8.5  APLL 反馈分频器路径
          1. 7.3.8.5.1 APLL1 N 分频器，具有 SDM
          2. 7.3.8.5.2 APLL2 N 分频器，具有 SDM
        6. 7.3.8.6  APLL 环路滤波器（LF1、LF2）
        7. 7.3.8.7  APLL 压控振荡器（VCO1、VCO2）
          1. 7.3.8.7.1 VCO 校准
        8. 7.3.8.8  APLL VCO 时钟分配路径（P1、P2）
        9. 7.3.8.9  DPLL 基准 (R) 分频器路径
        10. 7.3.8.10 DPLL 时间数字转换器 (TDC)
        11. 7.3.8.11 DPLL 环路滤波器 (DLF)
        12. 7.3.8.12 DPLL 反馈 (FB) 分频器路径
      9. 7.3.9  输出时钟分配
      10. 7.3.10 输出通道多路复用器
      11. 7.3.11 输出分频器 (OD)
      12. 7.3.12 时钟输出 (OUTx_P/N)
        1. 7.3.12.1 交流差分输出 (AC-DIFF)
        2. 7.3.12.2 HCSL 输出
        3. 7.3.12.3 1.8V LVCMOS 输出
        4. 7.3.12.4 LOL 期间输出自动静音
      13. 7.3.13 无毛刺输出时钟启动
      14. 7.3.14 时钟输出连接和端接
      15. 7.3.15 输出同步 (SYNC)
    4. 7.4 器件功能模式
      1. 7.4.1 器件启动模式
        1. 7.4.1.1 EEPROM 模式
      2. 7.4.2 PLL 工作模式
        1. 7.4.2.1 自由运行模式
        2. 7.4.2.2 锁定获取
        3. 7.4.2.3 锁定模式
        4. 7.4.2.4 保持模式
      3. 7.4.3 PLL 启动序列
      4. 7.4.4 数控振荡器 (DCO) 模式
        1. 7.4.4.1 DCO 频率步长
        2. 7.4.4.2 DCO 直接写入模式
    5. 7.5 编程
      1. 7.5.1 接口和控制
      2. 7.5.2 I2C 串行通信
        1. 7.5.2.1 I2C 块寄存器传输
      3. 7.5.3 SPI 串行通信
        1. 7.5.3.1 SPI 块寄存器传输
      4. 7.5.4 寄存器映射和 EEPROM 映射生成
      5. 7.5.5 通用寄存器编程序列
      6. 7.5.6 EEPROM 编程流
        1. 7.5.6.1 使用方法 1（寄存器提交）执行 EEPROM 编程
          1. 7.5.6.1.1 使用寄存器提交来写入 SRAM
          2. 7.5.6.1.2 对 EEPROM 进行编程
        2. 7.5.6.2 使用方法 2（直接写入）执行 EEPROM 编程
          1. 7.5.6.2.1 使用直接写入来写入 SRAM
          2. 7.5.6.2.2 EEPROM 中的用户可编程字段
      7. 7.5.7 读取 SRAM
      8. 7.5.8 读取 EEPROM
      9. 7.5.9 EEPROM 启动模式默认配置
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 器件启动序列
      2. 8.1.2 关断 (PDN) 引脚
      3. 8.1.3 电源轨时序、电源斜升速率和混合电源域
        1. 8.1.3.1 混合电源
        2. 8.1.3.2 上电复位 (POR) 电路
        3. 8.1.3.3 从单电源轨上电
        4. 8.1.3.4 从双电源轨上电
        5. 8.1.3.5 非单调或缓慢上电电源斜坡
      4. 8.1.4 XO 启动缓慢或延迟
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 优秀设计实践
    4. 8.4 电源相关建议
      1. 8.4.1 电源旁路
      2. 8.4.2 器件电流和功耗
        1. 8.4.2.1 电流消耗计算
        2. 8.4.2.2 功耗计算
        3. 8.4.2.3 示例
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
      3. 8.5.3 热可靠性
        1. 8.5.3.1 支持高达 105°C 的 PCB 温度
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 TICS Pro
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.7.6 中断

任意两个状态引脚都可以配置为器件中断输出引脚。中断逻辑配置通过寄存器进行设置。当启用中断逻辑后，可以从中断状态指示灯（包括 XO 的 LOS、所选 DPLL 输入的 LOR、每个 APLL 和 DPLL 的 LOL，以及 DPLL 的保持和切换事件）的任意组合触发中断输出。当中断极性设置为高电平时，实时状态位的上升沿会将中断标志（粘滞位）置为有效。否则，当极性设置为低电平时，实时状态位的下降沿会将中断标志置为有效。可以屏蔽任何单独的中断标志，使该标志不会触发中断输出。未屏蔽的中断标志由与/或门组合在一起来生成中断输出，可以在任一状态引脚上选择该中断输出。

当系统主机检测到来自 LMK05318B-Q1 的中断时，主机可以读取中断标志或“粘滞”寄存器来识别哪些位已置为有效，从而解决系统中的故障状况。解决系统故障后，主机可以通过向已置为有效的粘滞位写入零来清除中断输出。

GUID-8C7B5C92-B052-4A3B-A829-C74479943248-low.gif图 7-21 状态和中断