ZHCSXG2P September   2006  – August 2024 DS90UR124-Q1 , DS90UR241-Q1

PRODUCTION DATA  

  1.   1
  2. 1特性
  3. 2应用
  4. 3说明
  5. 4引脚配置和功能
  6. 5规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 TCLK 的串行器输入时序要求
    7. 5.7 串行器开关特性
    8. 5.8 解串器开关特性
    9. 5.9 典型特性
  7. 6详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  初始化和锁定机制
      2. 6.3.2  数据传输
      3. 6.3.3  重新同步
      4. 6.3.4  断电
      5. 6.3.5  三态
      6. 6.3.6  预加重
      7. 6.3.7  交流耦合和终端
        1. 6.3.7.1 接收器终端选项 1
        2. 6.3.7.2 接收器终端选项 2
        3. 6.3.7.3 接收器终端选项 3
      8. 6.3.8  信号质量增强器
      9. 6.3.9  @SPEED-BIST 测试功能
      10. 6.3.10 DS90C241 和 DS90C124 的向后兼容模式
    4. 6.4 器件功能模式
  8.   应用和实施
    1. 7.1 应用信息
      1. 7.1.1 使用 DS90UR241 和 DS90UR124
      2. 7.1.2 显示应用
      3. 7.1.3 典型应用连接
    2. 7.2 典型应用
      1. 7.2.1 DS90UR241-Q1 典型应用连接
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
          1. 7.2.1.2.1 电源注意事项
          2. 7.2.1.2.2 噪声容限
          3. 7.2.1.2.3 传输介质
          4. 7.2.1.2.4 46
          5. 7.2.1.2.5 热链路插入
        3. 7.2.1.3 应用曲线
      2. 7.2.2 DS90UR124 典型应用连接
        1. 7.2.2.1 设计要求
        2. 7.2.2.2 详细设计过程
        3. 7.2.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
        1. 7.4.1.1 PCB 布局和电源系统注意事项
        2. 7.4.1.2 LVDS 互连指南
      2. 7.4.2 布局示例
  9. 7器件和文档支持
    1. 7.1 器件支持
    2. 7.2 文档支持
      1. 7.2.1 相关文档
    3. 7.3 接收文档更新通知
    4. 7.4 支持资源
    5. 7.5 商标
    6. 7.6 静电放电警告
    7. 7.7 术语表
  10. 8修订历史记录
  11.   机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

4 引脚配置和功能

DS90UR124-Q1 DS90UR241-Q1 PFB 封装 48 引脚 TQFP 俯视图图 4-1 PFB 封装
48 引脚 TQFP
俯视图
表 4-1 引脚功能：PFB 封装
引脚 I/O 说明
编号 名称
LVCMOS 并行接口引脚
4-1、48-44、41-32、29-25 DIN[23:0] LVCMOS_I 发送器并行接口数据输入引脚。如果不使用，连接至低电平；请勿悬空。
10 TCLK LVCMOS_I 发送器并行接口时钟输入引脚。通过 TRFB 配置引脚设置的选通边沿。
控制和配置引脚
18 DEN LVCMOS_I 发送器数据使能
DEN = H；LVDS 驱动器输出启用 (ON)。
DEN = L；LVDS 驱动器输出禁用 (OFF)，发送器 LVDS 驱动器 DOUT (+/-) 输出处于三态，PLL 仍在运行并锁定到 TCLK。
23 PRE LVCMOS_I 预加重电平选择
PRE = NC（无连接）；预加重禁用 (OFF)。
当输入通过外部电阻器 RPRE 连接到 VSS 时，预加重有效。电阻器值决定了预加重电平。建议值 RPRE ≥ 6kΩ；Imax = [48/RPRE]，RPREmin = 6kΩ
12 RAOFF LVCMOS_I 随机发生器控制输入引脚
RAOFF = H，向后兼容模式配合 DS90C124 解串器使用。
RAOFF = L；额外随机化开启（默认），选择 2E7 LSFR 设置。
有关更多详细信息，请参阅表 6-1。
5、8、13 RES0 LVCMOS_I 保留。该引脚必须连接到低电平。
9 TPWDNB LVCMOS_I 发送器断电条
TPWDNB = H；发送器启用 (ON)
TPWDNB = L；发送器处于断电模式（睡眠），LVDS 驱动器 DOUT (+/-) 输出处于三态待机模式，PLL 关断以更大限度地降低功耗。
11 TRFB LVCMOS_I 发送器时钟边沿选择引脚
TRFB = H；并行接口数据在上升时钟边沿选通。
TRFB = L；并行接口数据在下降时钟边沿选通
24 VODSEL LVCMOS_I VOD 电平选择
VODSEL = L；LVDS 驱动器输出为 ±500mV (RL = 100Ω)
VODSEL = H；LVDS 驱动器输出为 ±900mV (RL = 100Ω)
在正常应用中，将该引脚设置为低电平。在需要较大 VOD 的长电缆应用中，将该引脚设置为高电平。
LVDS 串行接口引脚
20 DOUT+ LVDS_O 发送器 LVDS 真实 (+) 输出。
该输出旨在通过 100Ω 负载加载到 DOUT+ 引脚。该互连必须通过 100nF 电容器交流耦合至该引脚。
19 DOUT− LVDS_O 发送器 LVDS 反相 (-) 输出
该输出旨在通过 100Ω 负载加载到 DOUT- 引脚。该互连必须通过 100nF 电容器交流耦合至该引脚。
电源/接地引脚
22 VDD VDD 模拟电压电源，LVDS 输出电源
16 VDD VDD 模拟电压电源，VCO 电源
14 VDD VDD 模拟电压电源，PLL 电源
30 VDD VDD 数字电压电源，串行器电源
7 VDD VDD 数字电压电源，串行器逻辑电源
42 VDD VDD 数字电压电源，串行器输入电源
21 VSS GND 模拟地，LVDS 输出接地
17 VSS GND 模拟地，VCO 接地
15 VSS GND 模拟地，PLL 接地
31 VSS GND 数字地，串行器接地
6 VSS GND 数字地，串行器逻辑接地
43 VSS GND 数字地，串行器输入接地
DS90UR124-Q1 DS90UR241-Q1 PAG 封装 64 引脚 TQFP 俯视图图 4-2 PAG 封装
64 引脚 TQFP
俯视图
表 4-2 引脚功能：PAG 封装
引脚 I/O 说明
编号 名称
LVCMOS 并行接口引脚
24 RCLK LVCMOS_O 并行接口时钟输出引脚。通过 RRFB 配置引脚设置的选通边沿。
35-38、41-44 ROUT[7:0] LVCMOS_O 接收器并行接口数据输出 - 组 1
19-22、27-30 ROUT[15:8] LVCMOS_O 接收器并行接口数据输出 - 组 2
7-10、13-16 ROUT[23:16] LVCMOS_O 接收器并行接口数据输出 - 组 3
控制和配置引脚
23 LOCK LVCMOS_O LOCK 表示接收器 PLL 的状态
LOCK = H；接收器 PLL 锁定
LOCK = L；接收器 PLL 解锁，ROUT[23-0] 和 RCLK 处于三态。
49 PTOSEL LVCMOS_I 渐进接通运行选择
PTO = H；ROUT[23:0] 分为三组（每组八个），每组相对于 RCLK 隔大约 ±1 UI 至 ±2 UI 开关。(图 5-15)
PTO = L；PTO 展频模式，ROUT[23:0] 输出展频 ±1 UI 至 ±2 UI，RCLK 展频 ±1 UI。(图 5-16) 有关更多详细信息，请参阅“应用信息”一节。
63 RAOFF LVCMOS_I 随机发生器控制输入引脚（有关更多详细信息，请参阅“表 2”。）
RAOFF = H，向后兼容模式配合 DS90C241 串行器使用。
RAOFF = L；额外随机化开启（默认），选择 2E7 LSFR 设置。
60 REN LVCMOS_I 接收器数据使能
REN = H；ROUT[23-0] 和 RCLK 启用 (ON)。
REN = L；ROUT[23-0] 和 RCLK 禁用 (OFF)，接收器 ROUT[23-0] 和 RCLK 输出处于三态，PLL 仍然运行并锁定到 TCLK。
50 RES0 LVCMOS_I 保留。该引脚必须连接到低电平。
1-6、17、18、33、34 RES0 NC 无连接。引脚未物理连接到裸片。建议引脚保持断开状态或连接至低电平。
48 RPWDNB LVCMOS_I 接收器断电条
RPWDNB = H；接收器启用 (ON)
RPWDNB = L；接收器处于断电模式（睡眠），ROUT[23-0]、RCLK 和 LOCK 处于三态待机模式，PLL 关断以更大限度地降低功耗。
55 RRFB LVCMOS_I 接收器时钟边沿选择引脚
RRFB = H；ROUT LVCMOS 输出在上升时钟边沿选通。
RRFB = L；ROUT LVCMOS 输出在下降时钟边沿选通。
64 SLEW LVCMOS_I LVCMOS 输出压摆率控制
SLEW = L；2mA 下低驱动输出（默认）
SLEW = H；4mA 下高驱动输出
BIST 模式引脚（有关更多详细信息，请参阅 节 7。）
61 BISTEN LVCMOS_I BIST 模式使能控制引脚
BISTEN = L；默认低电平，正常模式。
BISTEN = H；BIST 模式有效。当 BISTEN = H 且 DS90UR241 DIN[23:0] = 低电平或悬空时；器件相应地进入 BIST 模式。检查 PASS 输出引脚以确定测试状态。
62 BISTM LVCMOS_I BIST 模式选择。设置解串器 BIST 报告模式的控制引脚。
BISTM = L；默认低电平，所有 ROUT 的状态及每个周期各自的位错误
BISTM = H；ROUT[7:0] 上提供的累积位错误总数（二进制计数器高达 255）
45 通过 LVCMOS_O @Speed BIST 测试运行的通过标志输出。
PASS = L；BIST 失败
PASS = H；LOCK = H 之后 BIST 可以启用，然后链路上实现 1x10-9 的错误率。
LVDS 串行接口引脚
53 RIN+ LVDS_I 接收器 LVDS 真实 (+) 输入 - 该输入旨在通过 100Ω 负载连接至 RIN+ 引脚。该互连必须通过 100nF 电容器交流耦合至该引脚。
54 RIN− LVDS_I 接收器 LVDS 反相 (−) 输入 - 该输入旨在通过 100Ω 负载连接至 RIN- 引脚。该互连必须通过 100nF 电容器交流耦合至该引脚。
电源/接地引脚
51 VDD VDD 模拟 LVDS 电压电源，电源
59 VDD VDD 模拟电压电源，PLL 电源
57 VDD VDD 模拟电压电源，PLL VCO 电源
32 VDD VDD 数字电压电源，逻辑电源
46 VDD VDD 数字电压电源，逻辑电源
40 VDD VDD 数字电压电源，LVCMOS 输出电源
26 VDD VDD 数字电压电源，LVCMOS 输出电源
11 VDD VDD 数字电压电源，LVCMOS 输出电源
52 VSS GND 模拟 LVDS 接地
58 VSS GND 模拟地，PLL 接地
56 VSS GND 模拟地，PLL VCO 接地
31 VSS GND 数字地，逻辑接地
47 VSS GND 数字地，逻辑接地
39 VSS GND 数字地，LVCMOS 输出接地
25 VSS GND 数字地，LVCMOS 输出接地
12 VSS GND 数字地，LVCMOS 输出接地