ZHCSXG2P September   2006  – August 2024 DS90UR124-Q1 , DS90UR241-Q1

PRODUCTION DATA  

  1.   1
  2. 1特性
  3. 2应用
  4. 3说明
  5. 4引脚配置和功能
  6. 5规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 TCLK 的串行器输入时序要求
    7. 5.7 串行器开关特性
    8. 5.8 解串器开关特性
    9. 5.9 典型特性
  7. 6详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  初始化和锁定机制
      2. 6.3.2  数据传输
      3. 6.3.3  重新同步
      4. 6.3.4  断电
      5. 6.3.5  三态
      6. 6.3.6  预加重
      7. 6.3.7  交流耦合和终端
        1. 6.3.7.1 接收器终端选项 1
        2. 6.3.7.2 接收器终端选项 2
        3. 6.3.7.3 接收器终端选项 3
      8. 6.3.8  信号质量增强器
      9. 6.3.9  @SPEED-BIST 测试功能
      10. 6.3.10 DS90C241 和 DS90C124 的向后兼容模式
    4. 6.4 器件功能模式
  8.   应用和实施
    1. 7.1 应用信息
      1. 7.1.1 使用 DS90UR241 和 DS90UR124
      2. 7.1.2 显示应用
      3. 7.1.3 典型应用连接
    2. 7.2 典型应用
      1. 7.2.1 DS90UR241-Q1 典型应用连接
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
          1. 7.2.1.2.1 电源注意事项
          2. 7.2.1.2.2 噪声容限
          3. 7.2.1.2.3 传输介质
          4. 7.2.1.2.4 46
          5. 7.2.1.2.5 热链路插入
        3. 7.2.1.3 应用曲线
      2. 7.2.2 DS90UR124 典型应用连接
        1. 7.2.2.1 设计要求
        2. 7.2.2.2 详细设计过程
        3. 7.2.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
        1. 7.4.1.1 PCB 布局和电源系统注意事项
        2. 7.4.1.2 LVDS 互连指南
      2. 7.4.2 布局示例
  9. 7器件和文档支持
    1. 7.1 器件支持
    2. 7.2 文档支持
      1. 7.2.1 相关文档
    3. 7.3 接收文档更新通知
    4. 7.4 支持资源
    5. 7.5 商标
    6. 7.6 静电放电警告
    7. 7.7 术语表
  10. 8修订历史记录
  11.   机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.1 初始化和锁定机制

在每个器件发送或接收数据之前，必须建立 DS90UR241 和 DS90UR124 的初始化。初始化是指将串行器和解串器的 PLL 同步起来。串行器锁定到输入时钟源后，第二个也即最后一个初始化步骤是，解串器同步到串行器。

第 1 步：当 VDD 应用到串行器和/或解串器时，各自的输出保持在三态，并且内部电路被片上加电电路禁用。当 VDD 达到 VDD OK 值（大约 2.2V）时，串行器中的 PLL 开始锁定到时钟输入。对于串行器，本地时钟为发送时钟 TCLK。PLL 锁定至 TCLK 时，串行器输出保持在三态。锁定到 TCLK 后，串行器块现在可以发送数据模式了。PLL 锁定至串行数据流中的嵌入式时钟信息时，解串器输出保持在三态。此外，解串器 LOCK 输出会保持低电平，直到 PLL 锁定到 Rin± 引脚上的传入数据和同步模式。

第 2 步：解串器 PLL 无需串行器发送特殊模式即可锁定到数据流。在初始化状态的这一步期间，生成进入解串器的数据流的串行器自动发送随机（非重复）数据模式。解串器在指定的时间量内锁定到嵌入式时钟。嵌入式时钟和数据恢复 (CDR) 电路锁定到传入的位流，从而恢复高速接收位时钟并对传入数据重新计时。CDR 电路需要一个编码的输入位流。为使解串器锁定到来自串行器的随机数据流，它执行一系列操作来识别上升时钟边沿并验证数据完整性，然后锁定到它。由于此锁定过程独立于数据模式，因此随机锁定总持续时间可能会有所不同。当解串器的 CDR 锁定到嵌入式时钟时，LOCK 引脚变为高电平，并且输出中显示有效的 RCLK/数据。请注意，LOCK 信号与输出上显示的有效数据同步。解串器的 LOCK 引脚是确保接收器侧实现数据完整性的便捷方法。