ZHCSXG2P September   2006  – August 2024 DS90UR124-Q1 , DS90UR241-Q1

PRODUCTION DATA  

  1.   1
  2. 1特性
  3. 2应用
  4. 3说明
  5. 4引脚配置和功能
  6. 5规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 TCLK 的串行器输入时序要求
    7. 5.7 串行器开关特性
    8. 5.8 解串器开关特性
    9. 5.9 典型特性
  7. 6详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  初始化和锁定机制
      2. 6.3.2  数据传输
      3. 6.3.3  重新同步
      4. 6.3.4  断电
      5. 6.3.5  三态
      6. 6.3.6  预加重
      7. 6.3.7  交流耦合和终端
        1. 6.3.7.1 接收器终端选项 1
        2. 6.3.7.2 接收器终端选项 2
        3. 6.3.7.3 接收器终端选项 3
      8. 6.3.8  信号质量增强器
      9. 6.3.9  @SPEED-BIST 测试功能
      10. 6.3.10 DS90C241 和 DS90C124 的向后兼容模式
    4. 6.4 器件功能模式
  8.   应用和实施
    1. 7.1 应用信息
      1. 7.1.1 使用 DS90UR241 和 DS90UR124
      2. 7.1.2 显示应用
      3. 7.1.3 典型应用连接
    2. 7.2 典型应用
      1. 7.2.1 DS90UR241-Q1 典型应用连接
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
          1. 7.2.1.2.1 电源注意事项
          2. 7.2.1.2.2 噪声容限
          3. 7.2.1.2.3 传输介质
          4. 7.2.1.2.4 46
          5. 7.2.1.2.5 热链路插入
        3. 7.2.1.3 应用曲线
      2. 7.2.2 DS90UR124 典型应用连接
        1. 7.2.2.1 设计要求
        2. 7.2.2.2 详细设计过程
        3. 7.2.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
        1. 7.4.1.1 PCB 布局和电源系统注意事项
        2. 7.4.1.2 LVDS 互连指南
      2. 7.4.2 布局示例
  9. 7器件和文档支持
    1. 7.1 器件支持
    2. 7.2 文档支持
      1. 7.2.1 相关文档
    3. 7.3 接收文档更新通知
    4. 7.4 支持资源
    5. 7.5 商标
    6. 7.6 静电放电警告
    7. 7.7 术语表
  10. 8修订历史记录
  11.   机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.2 数据传输

串行器锁定建立后，输入 DIN0–DIN23 用于向串行器输入数据。数据通过 TCLK 输入在时钟控制下进入串行器。用于选通数据的 TCLK 边沿可通过 TRFB 引脚选择。TRFB 高电平选择时钟数据的上升沿，低电平则选择下降沿。串行器输出 (DOUT±) 旨在驱动点对点的连接。

CLK1、CLK0、DCA、DCB 是沿单个 LVDS 串行数据流发送的四个附加位 (图 7-9)。CLK1 位始终为高电平，CLK0 位始终为低电平。CLK1 和 CLK0 位用作串流中的嵌入式时钟位。DCB 用作直流平衡控制位，不需要在发送端对数据进行任何预编码。直流平衡位用于将信号线上的短期和长期直流偏置降至最低。该位的工作方式是，选择性地发送未修改或反转的数据。DCA 位用于验证嵌入式数据流中的数据完整性。DCA 和 DCB 编码方案均集成在串行器和解串器内并自动执行。

该芯片组支持 5MHz 至 43MHz 的时钟频率范围。每个时钟周期发送 24 个数据位以及 4 个额外的附加控制位。因此，线速率最大为 1.20Gbps（最小 140Mbps）。链路在 86% (24/28) 时效率极高。二十五个（24 个数据 + 1 个时钟）加上关联的接地信号减少到只有 1 个 LVDS 对，压缩比优于 25:1。

在串行数据流中，数据/嵌入式时钟和控制位（24+4 位）以 28 倍 TCLK 频率的速度从串行器数据输出 (DOUT±) 传输出去。例如，如果 TCLK 为 43MHz，串行速率为 43 × 28 = 1.20 千兆位/秒。由于只有 24 位来自输入数据，因此串行“有效载荷”速率是 TCLK 频率的 24 倍。例如，如果 TCLK = 43MHz，则有效载荷数据速率为 43 x 24 = 1.03Gbps。TCLK 由数据源提供并且必须在 5MHz 至 43MHz 标称值范围内。串行器输出 (DOUT±) 可以驱动点对点的连接，如 图 7-8 所示。当使能引脚 (DEN) 为高电平且 TPWDNB 为高电平时，输出会传输数据。DEN 引脚可用于在驱动到低电平时将输出置于三态。

当解串器通道锁定到来自串行器的输入时，它会将其 LOCK 引脚驱动到高电平并将有效数据和恢复的时钟同步提供到输出中。解串器锁定到嵌入式时钟，使用该时钟生成多个内部数据选通，然后将恢复的时钟驱动到 RCLK 引脚。恢复的时钟（RCLK 输出引脚）与 ROUT[23:0] 引脚上的数据同步。当 LOCK 为高电平时，ROUT[23:0] 上的数据有效。否则，ROUT[23:0] 无效。RCLK 边沿的极性由 RRFB 输入控制。ROUT[23:0]、LOCK 和 RCLK 输出均将使用 43MHz 时钟驱动最大 4pF 负载。REN 控制解串器上 ROUTn 和 RCLK 引脚的三态。