ZHCSXG2P September   2006  – August 2024 DS90UR124-Q1 , DS90UR241-Q1

PRODUCTION DATA  

  1.   1
  2. 1特性
  3. 2应用
  4. 3说明
  5. 4引脚配置和功能
  6. 5规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 TCLK 的串行器输入时序要求
    7. 5.7 串行器开关特性
    8. 5.8 解串器开关特性
    9. 5.9 典型特性
  7. 6详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  初始化和锁定机制
      2. 6.3.2  数据传输
      3. 6.3.3  重新同步
      4. 6.3.4  断电
      5. 6.3.5  三态
      6. 6.3.6  预加重
      7. 6.3.7  交流耦合和终端
        1. 6.3.7.1 接收器终端选项 1
        2. 6.3.7.2 接收器终端选项 2
        3. 6.3.7.3 接收器终端选项 3
      8. 6.3.8  信号质量增强器
      9. 6.3.9  @SPEED-BIST 测试功能
      10. 6.3.10 DS90C241 和 DS90C124 的向后兼容模式
    4. 6.4 器件功能模式
  8.   应用和实施
    1. 7.1 应用信息
      1. 7.1.1 使用 DS90UR241 和 DS90UR124
      2. 7.1.2 显示应用
      3. 7.1.3 典型应用连接
    2. 7.2 典型应用
      1. 7.2.1 DS90UR241-Q1 典型应用连接
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
          1. 7.2.1.2.1 电源注意事项
          2. 7.2.1.2.2 噪声容限
          3. 7.2.1.2.3 传输介质
          4. 7.2.1.2.4 46
          5. 7.2.1.2.5 热链路插入
        3. 7.2.1.3 应用曲线
      2. 7.2.2 DS90UR124 典型应用连接
        1. 7.2.2.1 设计要求
        2. 7.2.2.2 详细设计过程
        3. 7.2.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
        1. 7.4.1.1 PCB 布局和电源系统注意事项
        2. 7.4.1.2 LVDS 互连指南
      2. 7.4.2 布局示例
  9. 7器件和文档支持
    1. 7.1 器件支持
    2. 7.2 文档支持
      1. 7.2.1 相关文档
    3. 7.3 接收文档更新通知
    4. 7.4 支持资源
    5. 7.5 商标
    6. 7.6 静电放电警告
    7. 7.7 术语表
  10. 8修订历史记录
  11.   机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.8 解串器开关特性

在建议的工作电压和温度范围内测得（除非另外说明）
参数测试条件PIN/FREQ。最小值典型值最大值单位
tRCP接收器输出时钟周期tRCP = tTCP，
PTOSEL = H		RCLK
图 5-15		23.25T200ns
tRDCRCLK 占空比PTOSEL = H，
SLEW = L		45%50%55%
tCLHLVCMOS 低电平到高电平切换时间CL = 4pF
（集总负载），
SLEW = H		ROUT [0:23]，
RCLK，LOCK		1.52.5ns
tCHLLVCMOS 高电平到低电平切换时间1.52.5ns
tCLHLVCMOS 低电平到高电平切换时间CL = 4pF
（集总负载），
SLEW = L		ROUT [0:23]，
RCLK，LOCK		2.03.5ns
tCHLLVCMOS 高电平到低电平切换时间2.03.5ns
tROSROUT (0:7) 建立数据至 RCLK（组 1）PTOSEL = L，
SLEW = H，
图 5-16		ROUT[0:7](0.35)× tRCP(0.5×tRCP)–3 UIns
tROHROUT (0:7) 保持数据至 RCLK（组 1）(0.35)× tRCP(0.5×tRCP)–3 UIns
tROSROUT (8:15) 建立数据至 RCLK（组 2）PTOSEL = L，
SLEW = H，
图 5-16		ROUT [8:15]，LOCK(0.35)× tRCP(0.5×tRCP)–3 UIns
tROHROUT (8:15) 保持数据至 RCLK（组 2）(0.35)× tRCP(0.5×tRCP)–3 UIns
tROSROUT (16:23) 建立数据至 RCLK（组 3）ROUT [16:23](0.35)× tRCP(0.5×tRCP)–3 UIns
tROHROUT (16:23) 建立数据至 RCLK（组 3）(0.35)× tRCP(0.5×tRCP)–3 UIns
tROSROUT (0:7) 建立数据至 RCLK（组 1）PTOSEL = H，
SLEW = H，
图 5-15		ROUT[0:7](0.35)× tRCP(0.5×tRCP)–2 UIns
tROHROUT (0:7) 保持数据至 RCLK（组 1）(0.35)× tRCP(0.5×tRCP)+2 UIns
tROSROUT (8:15) 建立数据至 RCLK（组 2）ROUT [8:15]，LOCK(0.35)× tRCP(0.5×tRCP)–1 UIns
tROHROUT (8:15) 保持数据至 RCLK（组 2）(0.35)× tRCP(0.5×tRCP)+1 UIns
tROSROUT (16:23) 建立数据至 RCLK（组 3）ROUT [16:23](0.35)× tRCP(0.5×tRCP)+1 UIns
tROHROUT (16:23) 建立数据至 RCLK（组 3）(0.35)× tRCP(0.5×tRCP)–1 UIns
tHZR高电平至三态延迟PTOSEL = H，
图 5-14		ROUT [0:23]，
RCLK，LOCK		310ns
tLZR低电平至三态延迟310ns
tZHR三态至高电平延迟310ns
tZLR三态至低电平延迟310ns
tDD解串器延迟PTOSEL = H，
图 5-12		RCLK[5+(5/56)]T+3.7[5+(5/56)]T +8ns
tDSR自断电起的解串器 PLL 锁定时间请参阅图 5-145MHz128k*Tms
43MHz128k*T
RxIN_TOL-L接收器输入容差（左）请参阅
图 5-17		5MHz–43MHz0.25UI
RxIN_TOL-R接收器输入容差（右）请参阅
图 5-17		5MHz–43MHz0.25UI
DS90UR124-Q1 DS90UR241-Q1 串行器输入棋盘图形图 5-1 串行器输入棋盘图形
DS90UR124-Q1 DS90UR241-Q1 解串器输出棋盘图形图 5-2 解串器输出棋盘图形
DS90UR124-Q1 DS90UR241-Q1 串行器 LVDS 输出加载和切换时间图 5-3 串行器 LVDS 输出加载和切换时间
DS90UR124-Q1 DS90UR241-Q1 串行器输入时钟切换时间图 5-4 串行器输入时钟切换时间
DS90UR124-Q1 DS90UR241-Q1 串行器建立和保持时间图 5-5 串行器建立和保持时间
DS90UR124-Q1 DS90UR241-Q1 串行器三态测试电路和延迟图 5-6 串行器三态测试电路和延迟
DS90UR124-Q1 DS90UR241-Q1 串行器 PLL 锁定时间和 TPWDNB 三态延迟图 5-7 串行器 PLL 锁定时间和 TPWDNB 三态延迟
DS90UR124-Q1 DS90UR241-Q1 串行器延迟图 5-8 串行器延迟
DS90UR124-Q1 DS90UR241-Q1 发送器输出眼图张开度 (TxOUT_E_O)图 5-9 发送器输出眼图张开度 (TxOUT_E_O)
DS90UR124-Q1 DS90UR241-Q1 串行器 VOD 图
VOD = (DOUT+) – (DOUT−)
差分输出信号显示为 (DOUT+) – (DOUT−)，器件处于数据传输模式。
图 5-10 串行器 VOD 图
DS90UR124-Q1 DS90UR241-Q1 解串器 LVCMOS 输出加载和切换时间图 5-11 解串器 LVCMOS 输出加载和切换时间
DS90UR124-Q1 DS90UR241-Q1 解串器延迟图 5-12 解串器延迟
DS90UR124-Q1 DS90UR241-Q1 解串器三态测试电路和时序图 5-13 解串器三态测试电路和时序
DS90UR124-Q1 DS90UR241-Q1 解串器 PLL 锁定时间和 RPWDNB 三态延迟图 5-14 解串器 PLL 锁定时间和 RPWDNB 三态延迟
DS90UR124-Q1 DS90UR241-Q1 解串器建立和保持时间以及 PTO，PTOSEL = H图 5-15 解串器建立和保持时间以及 PTO，PTOSEL = H
DS90UR124-Q1 DS90UR241-Q1 解串器建立和保持时间以及 PTO 展频，PTOSEL = L
组 1 将按序列（早期 2UI、后期 1UI、早期 1UI、后期 2UI）在内部锁存。
组 2 将按序列（后期 1UI、早期 1UI、后期 2UI、早期 2UI）在内部锁存。
组 3 将按序列（早期 1UI、后期 2UI、早期 2UI、后期 1UI）在内部锁存。
图 5-16 解串器建立和保持时间以及 PTO 展频，PTOSEL = L
DS90UR124-Q1 DS90UR241-Q1 接收器输入容差 (RxIN_TOL) 和采样窗口
RxIN_TOL_L 是图左侧相对于理想值的理想噪声容限。
RxIN_TOL_R 是图右侧相对于理想值的理想噪声容限。
图 5-17 接收器输入容差 (RxIN_TOL) 和采样窗口