ZHCSS92B September   2024  – August 2025 DLPC8445 , DLPC8455

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
    1.     6
    2. 4.1  初始化、板级测试和调试
    3. 4.2  V-by-One 接口输入数据和控制
    4. 4.3  FPD Link 端口输入数据和控制（DLPC8445、DLPC8445V 和 DLPC8455 不支持）
    5. 4.4  DSI 输入数据和时钟（DLPC8445、DLPC8445V 和 DLPC8455 不支持）
    6. 4.5  DMD SubLVDS 接口
    7. 4.6  DMD 复位和低速接口
    8. 4.7  闪存接口
    9. 4.8  外设接口
    10. 4.9  GPIO 外设接口
    11. 4.10 时钟和 PLL 支持
    12. 4.11 电源和接地
    13. 4.12 I/O 类型下标定义
    14. 4.13 内部上拉和下拉电阻器特性
  6. 5 规格
    1. 5.1  绝对最大额定值
    2.     22
    3. 5.2  ESD 等级
    4. 5.3  建议运行条件
    5. 5.4  热性能信息
    6. 5.5  电源电气特性
    7. 5.6  引脚电气特性
    8. 5.7  DMD SubLVDS 接口电气特性
    9.     29
    10. 5.8  DMD 低速接口电气特性
    11.     31
    12. 5.9  V-by-One 接口电气特性
    13. 5.10 USB 电气特性
    14.     34
    15. 5.11 系统振荡器时序要求
    16.     36
    17. 5.12 电源和复位时序要求
    18.     38
    19. 5.13 V-by-One 接口一般时序要求
    20.     40
    21. 5.14 闪存接口时序要求
    22.     42
    23. 5.15 源帧时序要求
    24.     44
    25. 5.16 同步串行端口接口时序要求
    26.     46
    27. 5.17 I2C 接口时序要求
    28. 5.18 可编程输出时钟时序要求
    29. 5.19 JTAG 边界扫描接口时序要求（仅限调试）
    30.     50
    31. 5.20 DMD 低速接口时序要求
    32.     52
    33. 5.21 DMD SubLVDS 接口时序要求
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 输入源
      2. 6.3.2 V-by-One 接口
      3. 6.3.3 DMD (SubLVDS) 接口
      4. 6.3.4 串行闪存接口
      5. 6.3.5 GPIO 支持的功能
        1.       63
        2.       64
      6. 6.3.6 调试支持
  8. 7 电源相关建议
    1. 7.1 系统上电和断电序列
    2. 7.2 DMD 快速停止控制 (PARKZ)
    3. 7.3 电源管理
    4. 7.4 热插拔用法
    5. 7.5 未使用的输入源接口的电源
    6. 7.6 电源
      1. 7.6.1 DLPA3085 或 DLPA3082 电源
  9. 8 布局
    1. 8.1 布局指南
      1. 8.1.1 DLPC8445、DLPC8445V 或 DLPC8455 基准时钟布局指南
        1. 8.1.1.1 建议的晶体振荡器配置
      2. 8.1.2 V-by-One 接口布局注意事项
      3. 8.1.3 DMD 最大引脚对引脚 PCB 互连蚀刻长度
      4. 8.1.4 电源布局指南
    2. 8.2 散热注意事项
  10. 9 器件和文档支持
    1. 9.1 第三方产品免责声明
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 器件命名规则
      1. 9.5.1 器件标识
    6. 9.6 商标
    7. 9.7 静电放电警告
    8. 9.8 术语表
      1. 9.8.1 视频时序参数定义
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

4.1 初始化、板级测试和调试

表 4-1 初始化、板级测试和调试
引脚I/O (1)说明
名称编号
PROJ_ONAP2I1正常微镜停止请求（低电平有效）：由主机的 PROJ_ON 输出驱动。该信号上的逻辑低电平会使控制器停止 DMD，但不会使 DMD 断电（DLPA 执行该操作）。最短高电平时间为 200ms。最短低电平时间为 200ms。
RESETZP2I1上电复位（带有一个迟滞缓冲器的低电平有效输入）。当在 RESETZ 上检测到从低电平到高电平的转换时，自配置启动。在该复位被置为无效之前，所有控制器电源和时钟都必须保持稳定。当 RESETZ 被置为有效时，没有信号处于有效状态。该引脚通常连接到 DLPA PMIC 的 RESETZ 引脚。
PARKZAR1I1DMD 快速停止控制（低电平有效输入，带有一个迟滞缓冲器）。该信号用于在即将发生断电时快速停止 DMD。如果执行快速停止操作，则可能无法实现 DMD 的最长使用寿命；因此，仅当无法完成正常停止操作时，才会将该信号置为有效。PARKZ 信号通常由 DLPA 中断输出信号提供。
JTAGTCKV24I2JTAG 和 ARM-ICE 串行数据时钟。该信号在 JTAG 和 ARM-ICE（仅限 TI 测试）操作之间共享。包含一个内部弱下拉电阻器
JTAGTMS1U23I2JTAG 测试模式选择。包含一个弱内部上拉电阻
JTAGTMS2W25I2ARM-ICE 测试模式选择。在正常运行时，该引脚必须保持开路或未连接。包含一个弱内部上拉电阻
JTAGTRSTZAA25I2JTAG、ARM-ICE 复位。
在正常运行时，必须通过一个阻值为 8kΩ 或更低的外部电阻器将该引脚拉至接地。如果在正常运行期间未能将该引脚拉至低电平，则会导致启动和初始化问题。
对于 JTAG 边界扫描和 ARM-ICE 调试操作，该引脚必须上拉或保持断开状态。包含内部弱上拉和迟滞
JTAGTDIY24I2JTAG、ARM-ICE 和 CPU MBIST：串行数据输入。包含一个弱内部上拉电阻
JTAGTDO1V22B14JTAG 串行数据输出
JTAGTDO2W23B14ARM-ICE 串行数据输出。正常运行时，该引脚需要一个阻值不大于 9.15kΩ 的外部上拉电阻器。
ETM_TRACECLKU25O14保留引脚，必须保持未连接状态。
ETM_TRACECTLT24O14保留引脚，必须保持未连接状态。
TSTPT_0T22B14测试引脚 0
该引脚具有一个内部下拉电阻器，可能需要一个阻值为不大于 9.15kΩ 的外部上拉电阻器（无上拉：正常引导，上拉：等待主机命令）。
TSTPT_1R25B14测试引脚 1
该引脚具有一个用于正常引导操作的内部下拉电阻器。
TSTPT_2R23B14测试引脚 2
该引脚具有一个内部下拉电阻器，可能需要一个阻值为不大于 9.15kΩ 的外部上拉电阻器（无上拉：I2C 地址 = 0x36，上拉：I2C 地址 = 0x34）。
TSTPT_3P24B14测试引脚 3
该引脚具有一个内部下拉电阻器，可能需要一个阻值为不大于 9.15kΩ 的外部上拉电阻器（无上拉：主机接口为 USB 或 I2C，上拉：主机接口仅为 I2C），阻值不大于 9.15kΩ。
TSTPT_4N25B14测试引脚 4
该引脚具有一个内部下拉电阻器。
TSTPT_5P22B14测试引脚 5
该引脚具有一个内部下拉电阻器。
TSTPT_6N23B14测试引脚 6
该引脚具有一个内部下拉电阻器。
TSTPT_7M24B14测试引脚 7
该引脚具有一个内部下拉电阻器。
GPTP0AA23B13通用测试引脚 0
该引脚具有一个内部下拉电阻器，可能需要一个阻值不大于 9.15kΩ 的外部上拉电阻器（无上拉：外部晶体，上拉：外部时钟）。
GPTP1AB22B13通用测试引脚 1
该引脚具有一个内部下拉电阻器。
GPTP2AC25B13通用测试引脚 2
该引脚具有一个内部下拉电阻器。
ATB_0_HAH4PWR保留引脚，必须保持未连接状态。
ATB_1_HAJ5PWR保留引脚，必须保持未连接状态。
ATESTG13PWR保留引脚，必须保持未连接状态。
CAP_VDDS_FLSHAD22PWR外部偏置电容
CAP_VDDS_INTFAJ21PWR外部偏置电容
IFORCEL3PWR仅用于制造。必须接地。
VSENSEK2PWR保留引脚，必须保持未连接状态。
HWTEST_ENY22I2保留引脚。
该信号必须直接连接到 PCB 的接地端才能正常运行。包含内部弱下拉电阻器和迟滞。
(1) 更多有关 I/O 定义的信息，请参阅节 4.12