ZHCSS92B September   2024  – August 2025 DLPC8445 , DLPC8455

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
    1.     6
    2. 4.1  初始化、板级测试和调试
    3. 4.2  V-by-One 接口输入数据和控制
    4. 4.3  FPD Link 端口输入数据和控制（DLPC8445、DLPC8445V 和 DLPC8455 不支持）
    5. 4.4  DSI 输入数据和时钟（DLPC8445、DLPC8445V 和 DLPC8455 不支持）
    6. 4.5  DMD SubLVDS 接口
    7. 4.6  DMD 复位和低速接口
    8. 4.7  闪存接口
    9. 4.8  外设接口
    10. 4.9  GPIO 外设接口
    11. 4.10 时钟和 PLL 支持
    12. 4.11 电源和接地
    13. 4.12 I/O 类型下标定义
    14. 4.13 内部上拉和下拉电阻器特性
  6. 5 规格
    1. 5.1  绝对最大额定值
    2.     22
    3. 5.2  ESD 等级
    4. 5.3  建议运行条件
    5. 5.4  热性能信息
    6. 5.5  电源电气特性
    7. 5.6  引脚电气特性
    8. 5.7  DMD SubLVDS 接口电气特性
    9.     29
    10. 5.8  DMD 低速接口电气特性
    11.     31
    12. 5.9  V-by-One 接口电气特性
    13. 5.10 USB 电气特性
    14.     34
    15. 5.11 系统振荡器时序要求
    16.     36
    17. 5.12 电源和复位时序要求
    18.     38
    19. 5.13 V-by-One 接口一般时序要求
    20.     40
    21. 5.14 闪存接口时序要求
    22.     42
    23. 5.15 源帧时序要求
    24.     44
    25. 5.16 同步串行端口接口时序要求
    26.     46
    27. 5.17 I2C 接口时序要求
    28. 5.18 可编程输出时钟时序要求
    29. 5.19 JTAG 边界扫描接口时序要求（仅限调试）
    30.     50
    31. 5.20 DMD 低速接口时序要求
    32.     52
    33. 5.21 DMD SubLVDS 接口时序要求
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 输入源
      2. 6.3.2 V-by-One 接口
      3. 6.3.3 DMD (SubLVDS) 接口
      4. 6.3.4 串行闪存接口
      5. 6.3.5 GPIO 支持的功能
        1.       63
        2.       64
      6. 6.3.6 调试支持
  8. 7 电源相关建议
    1. 7.1 系统上电和断电序列
    2. 7.2 DMD 快速停止控制 (PARKZ)
    3. 7.3 电源管理
    4. 7.4 热插拔用法
    5. 7.5 未使用的输入源接口的电源
    6. 7.6 电源
      1. 7.6.1 DLPA3085 或 DLPA3082 电源
  9. 8 布局
    1. 8.1 布局指南
      1. 8.1.1 DLPC8445、DLPC8445V 或 DLPC8455 基准时钟布局指南
        1. 8.1.1.1 建议的晶体振荡器配置
      2. 8.1.2 V-by-One 接口布局注意事项
      3. 8.1.3 DMD 最大引脚对引脚 PCB 互连蚀刻长度
      4. 8.1.4 电源布局指南
    2. 8.2 散热注意事项
  10. 9 器件和文档支持
    1. 9.1 第三方产品免责声明
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 器件命名规则
      1. 9.5.1 器件标识
    6. 9.6 商标
    7. 9.7 静电放电警告
    8. 9.8 术语表
      1. 9.8.1 视频时序参数定义
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.1.1.1 建议的晶体振荡器配置

表 8-1 建议的晶体配置
参数晶体单位
晶体电路配置并联谐振
晶体类型基波（一次谐波）
晶体标称频率40MHz
晶体频率容差 (1)±100（最大 200p-p）PPM
晶振等效串联电阻 (ESR)60（最大值）Ω
晶体负载电容20（最大值）pF
晶体并联负载电容7（最大值）pF
温度范围-40°C 至 +85°C°C
驱动电平100（标称值）µW
CL1 外部晶体负载电容器请参阅 (2) 中的公式pF
CL2 外部晶体负载电容器请参阅 (3) 中的公式pF
PCB 布局建议在晶体周围设置接地隔离环。
(1) 晶体频率容差，包括精度、温度、老化和修整灵敏度。这些参数通常是单独指定的，是满足此要求所需的所有参数的总和。
(2) CL1 = 2 × (CL – Cstray_pll_refclk_i)，其中：Cstray_pll_refclk_i = 与控制器引脚 REFCLKx_ 相关的晶体引脚上的封装和 PCB 杂散电容之和。请参阅表 8-2。
(3) CL2 = 2 × (CL – Cstray_pll_refclk_o)，其中：Cstray_pll_refclk_o = 与控制器引脚 REFCLKx_O 相关的晶体引脚上的封装和 PCB 杂散电容之和。请参阅表 8-2。
表 8-2 晶体引脚电容
参数最小值标称值最大值单位
Cstray_pll_refclk_iREFCLKA_I 处的封装和 PCB 杂散电容之和0.4pF
Cstray_pll_refclk_oREFCLKA_O 处的封装和 PCB 杂散电容之和0.4pF

DLPC8445、DLPC8445V 或 DLPC8455 中的晶体电路具有专用电源（VDDS18_OSC）引脚，每个引脚的推荐滤波如图 8-2 所示，建议值如 DLPC8445、DLPC8445V 和 DLPC8455 推荐的晶体器件所示。

DLPC8445 DLPC8445V DLPC8455 晶体电源滤波图 8-2 晶体电源滤波
表 8-3 DLPC8445、DLPC8445V 和 DLPC8455 推荐的晶体器件
制造
商		器件型号额定频率 (MHz)频率容差 (ppm)最大 ESR (Ω)负载电容 (pF)封装尺寸 (mm)
KDSDSX1612S40±505081.6 x 1.2
KDSDSK211G40±508082.0 x 1.6
MurataXRC GB40M00F0L00R040±20010062.0 x 1.6
NDKNX1612SA40±258081.6 x 1.2
NDKNX2016SA40±355082.0 x 1.6