ZHCSV46J July   2007  – June 2025 CDCE925 , CDCEL925

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 EEPROM 规格
    7. 5.7 时序要求：CLK_IN
    8. 5.8 时序要求：SDA/SCL
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 控制终端设置
      2. 7.3.2 默认器件设置
      3. 7.3.3 SDA/SCL 串行接口
      4. 7.3.4 数据协议
    4. 7.4 器件功能模式
      1. 7.4.1 SDA/SCL 硬件接口
    5. 7.5 编程
  9. 8 寄存器映射
    1. 8.1 SDA/SCL 配置寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 展频时钟 (SSC)
        2. 9.2.2.2 PLL 频率规划
        3. 9.2.2.3 晶体振荡器启动
        4. 9.2.2.4 通过晶体振荡器上拉下拉进行频率调节
        5. 9.2.2.5 未使用的输入和输出
        6. 9.2.2.6 在 XO 和 VCXO 模式之间切换
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 第三方产品免责声明
      2. 10.1.2 开发支持
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.1 SDA/SCL 配置寄存器

用户可配置时钟输入、控制引脚、PLL 和输出级。以下各表和说明介绍了 CDCEx925 的可编程功能。所有设置均可使用 SDA/SCL 总线手动写入器件，或者使用 TI Pro-Clock 软件轻松进行编程。用户可通过 TI Pro-Clock 软件快速执行所有设置，并自动计算值以实现最低抖动的优化性能。

表 8-1 SDA/SCL 寄存器
地址偏移寄存器说明TABLE
00h通用配置寄存器表 8-3
10hPLL1 配置寄存器表 8-4
20hPLL2 配置寄存器表 8-5

以下页面中“配置寄存器”表格中灰色高亮显示的位属于控制终端寄存器。用户最多可以预定义八种不同的控制设置。然后，可以通过外部控制引脚 S0、S1 和 S2 选择这些设置（请参阅 控制终端设置）。

表 8-2 配置寄存器、外部控制终端
Y1PLL1 设置PLL2 设置
外部控制引脚输出
选择		频率
选择		SSC 选择输出
选择		频率
选择		SSC 选择输出
选择
S2S1S0Y1FS1SSC1Y2Y3FS2SSC2Y4Y5
0000Y1_0FS1_0SSC1_0Y2Y3_0FS2_0SSC2_0Y4Y5_0
1001Y1_1FS1_1SSC1_1Y2Y3_1FS2_1SSC2_1Y4Y5_1
2010Y1_2FS1_2SSC1_2Y2Y3_2FS2_2SSC2_2Y4Y5_2
3011Y1_3FS1_3SSC1_3Y2Y3_3FS2_3SSC2_3Y4Y5_3
4100Y1_4FS1_4SSC1_4Y2Y3_4FS2_4SSC2_4Y4Y5_4
5101Y1_5FS1_5SSC1_5Y2Y3_5FS2_5SSC2_5Y4Y5_5
6110Y1_6FS1_6SSC1_6Y2Y3_6FS2_6SSC2_6Y4Y5_6
7111Y1_7FS1_7SSC1_7Y2Y3_7FS2_7SSC2_7Y4Y5_7
地址偏移(1)04h13h10h–12h15h23h20h–22h25h
(1) 地址偏移是指 表 8-3、表 8-4 和 表 8-5 中配置寄存器中的字节地址。
表 8-3 通用配置寄存器
偏移(1)位(2)首字母缩写词默认值(3)说明
00h7E_ELXb器件标识（只读）：1 为 CDCE925（3.3V 输出）、0 为 CDCEL925（1.8V 输出）
6:4RIDXb修订标识号（只读）
3:0VID1h供应商标识号（只读）
01h7–0b保留 - 始终写入 0
6EEPIP0bEEPROM 编程状态 4：(4)（只读）0 – EEPROM 编程完成
1 – EEPROM 处于编程模式
5EELOCK0b永久锁定 EEPROM 数据(5)0 – EEPROM 未锁定
1 – EEPROM 永久锁定
4PWDN0b器件断电（覆盖 S0/S1/S2 设置；配置寄存器设置保持不变）
注意：EEPROM 中的 PWDN 不能设为 1。
0 – 器件处于运行状态（启用所有 PLL 和所有输出）
1 – 器件断电（所有 PLL 处于断电状态，所有输出处于高阻抗状态）
3:2INCLK00b输入时钟选择：00 – Xtal  01 – VCXO   10 – LVCMOS 1 – 保留
1:0SLAVE_ADR00b从接收器地址的地址位 A0 和 A1
02h7M11b输出 Y1 的时钟源选择：0 – 输入时钟 1 – PLL1 时钟
6SPICON0b引脚 14/15 的运行模式选择(6)
0 – 串行编程接口 SDA（引脚 15）和 SCL（引脚 14）
1 – 控制引脚 S1（引脚 15）和 S2（引脚 14）
5:4Y1_ST111bY1-状态 0/1 定义 00 – 器件断电（所有 PLL 处于断电状态且所有输出处于三态）

01 – Y1 禁用且输出处于高阻抗状态 10 – Y1 禁用且输出为低电平
11 – Y1 启用
3:2Y1_ST001b
1:0Pdiv1 [9:8]001h10 位 Y1 输出分频器 Pdiv1：0 – 分频器复位和待机
1 至 1023 – 分频器值
03h7:0Pdiv1 [7:0]
04h7Y1_70bY1_ST0/Y1_ST1 状态选择(7)
6Y1_60b0 – State0（由 Y1_ST0 预定义）
1 – State1（由 Y1_ST1 预定义）
5Y1_60b
4Y1_60b
3Y1_60b
2Y1_60b
1Y1_60b
0Y1_60b
05h7:3XCSEL0Ah晶体负载电容器选择(8)00h – 0pF
01h – 1pF
02h – 2pF
：
14h 至 1Fh –20pF		CDCE925 CDCEL925
2:00b保留 - 请勿写入 0 以外的数字。
06h7:1BCOUNT30h7 位字节计数（定义下一次 块读取 传输时从该器件发送的字节数）；必须读取所有字节才能正确完成读取周期。
0EEWRITE0b启动 EEPROM 写入周期(9)0 – 无 EEPROM 写入周期
1 – 启动 EEPROM 写入周期（内部寄存器保存至 EEPROM）
07h-0Fh—0h保留 - 请勿写入 0 以外的数字
(1) 写入 30h 以上的数据可能会影响器件功能。
(2) 所有数据的传输都是 MSB 优先
(3) 除非是特定于客户的设置
(4) 在 EEPROM 编程期间，在编程序列完成之前，不允许通过 SDA/SCL 总线向器件发送任何数据。但是，可以在编程序列期间读取数据（字节读取 或 块读取）。
(5) 如果该位在 EEPROM 中设置为高电平，则 EEPROM 中的实际数据将永久锁定。无法进行进一步编程。但是，仍可以通过 SDA/SCL 总线将数据写入内部寄存器，以动态更改器件功能。但新数据无法再保存到 EEPROM。EELOCK 仅在写入 EEPROM 时有效。
(6) 只有在写入 EEPROM 时，控制引脚 的选择才有效。一旦写入 EEPROM，串行编程引脚将不再可用。但是，如果 VDDOUT 被强制设为 GND，则两个控制引脚 S1 和 S2 将暂时用作串行编程引脚 (SDA/SCL)，并且两个从接收器地址位复位为 A0 = 0 和 A1 = 0。
(7) 这些位属于控制终端寄存器。用户最多可以预定义八种不同的控制设置。然后，可通过外部控制引脚 S0、S1 和 S2 选择这些设置。
(8) 要实现最佳的时钟性能，必须使用内部负载电容器（C1、C2）。外部电容器仅能用于对 CL 进行少量 pF 的微调。对于 0pF 至 20pF 的总晶体负载范围，可使用 1pF 的分辨率对 CL 值进行编程。如果 CL > 20pF，请使用额外的外部电容器。此外，必须考虑器件输入电容的值，它将始终为所选的 CL 添加 1.5pF (6pF/2pF)。有关 VCXO 配置和晶体的更多建议信息，请参阅应用说明 面向 CDCE(L)9xx 系列的 VCXO 应用指南 (SCAA085)。
(9) 注意：EEPROM 写入位必须最后发送。这样可以确认所有内部寄存器的内容都已被存入 EEPROM。EEWRITE 周期通过 EEWRITE 位的上升沿启动。静态高电平不会触发 EEPROM 写入周期。编程完成后，EEWRITE 位必须复位为低电平。可以读取 EEPIP 来监控编程状态。如果 EELOCK 设为高电平，则无法进行 EEPROM 编程。
表 8-4 PLL1 配置寄存器
偏移(1)位(2)首字母缩写词默认值(3)说明
10h7:5SSC1_7 [2:0]000bSSC1：PLL1 SSC 选择（调制量）。(4)
4:2SSC1_6 [2:0]000b向下
000（关）
001 – 0.25%
010 – 0.5%
011 – 0.75%
100 – 1.0%
101 – 1.25%
110 – 1.5%
111 – 2.0%		中心
000（关）
001 ± 0.25%
010 ± 0.5%
011 ± 0.75%
100 ± 1.0%
101 ± 1.25%
110 ± 1.5%
111 ± 2.0%
1:0SSC1_5 [2:1]000b
11h7SSC1_5 [0]
6:4SSC1_4 [2:0]000b
3:1SSC1_3 [2:0]000b
0SSC1_2 [2]000b
12h7:6SSC1_2 [1:0]
5:3SSC1_1 [2:0]000b
2:0SSC1_0 [2:0]000b
13h7FS1_70bFS1_x：PLL1 频率选择(4)
6FS1_60b0 – fVCO1_0（由 PLL1_0 - 倍频器/分频器值预定义）
1 – fVCO1_1（由 PLL1_1 倍频器/分频器值预定义）
5FS1_50b
4FS1_40b
3FS1_30b
2FS1_20b
1FS1_10b
0FS1_00b
14h7MUX11bPLL1 多路复用器：0 – PLL1
1 – PLL1 旁路（PLL1 处于断电状态）
6M21b输出 Y2 多路复用器：0 – Pdiv1
1 – Pdiv2
5:4M310b输出 Y3 多路复用器：00 – Pdiv1 分频器
01 – Pdiv2 分频器
10 – Pdiv3 分频器
11 – 保留
3:2Y2Y3_ST111bY2、Y3-state0/1 定义：00 – Y2/Y3 禁用且输出处于高阻抗状态（PLL1 断电）
01 – Y2/Y3 禁用且输出处于高阻抗状态（PLL1 打开）
10 – Y2/Y3 禁用并输出低电平（PLL1 打开）
11 – Y2/Y3 启用（正常运行、PLL1 打开）
1:0Y2Y3_ST001b
15h7Y2Y3_70bY2Y3_x 输出状态选择(4)
6Y2Y3_60b0 – state0（由 Y2Y3_ST0 预定义）
1 – state1（由 Y2Y3_ST1 预定义）
5Y2Y3_50b
4Y2Y3_40b
3Y2Y3_30b
2Y2Y3_20b
1Y2Y3_11b
0Y2Y3_00b
16h7SSC1DC0bPLL1 SSC 向下/中心选择0 – 向下
1 – 中心
6:0Pdiv201h7 位 Y2 输出分频器 Pdiv2：0 – 复位和待机
1 至 127 – 分频器值
17h7—0b保留 - 请勿写入 0 以外的数字
6:0Pdiv301h7 位 Y3 输出分频器 Pdiv3：0 – 复位和待机
1 至 127 – 分频器值
18h7:0PLL1_0N [11:4004hPLL1_0(5)：频率 fVCO1_0 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）。
19h7:4PLL1_0N [3:0]
3:0PLL1_0R [8:5]000h
1Ah7:3PLL1_0R[4:0]
2:0PLL1_0Q [5:3]10h
1Bh7:5PLL1_0Q [2:0]
4:2PLL1_0P [2:0]010b
1:0VCO1_0_RANGE00bfVCO1_0 范围选择：00 – fVCO1_0 < 125MHz
01 – 125MHz ≤ fVCO1_0 < 150MHz
10 – 150MHz ≤ fVCO1_0 < 175MHz
11 – fVCO1_0 ≥ 175MHz
1Ch7:0PLL1_1N [11:4]004hPLL1_1(5)：频率 fVCO1_1 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）
1Dh7:4PLL1_1N [3:0]
3:0PLL1_1R [8:5]000h
1Eh7:3PLL1_1R[4:0]
2:0PLL1_1Q [5:3]10h
1Fh7:5PLL1_1Q [2:0]
4:2PLL1_1P [2:0]010b
1:0VCO1_1_RANGE00bfVCO1_1 范围选择：00 – fVCO1_1 < 125MHz
01 – 125MHz ≤ fVCO1_1 < 150MHz
10 – 150MHz ≤ fVCO1_1 < 175MHz
11 – fVCO1_1 ≥ 175MHz
(1) 写入 30h 以上的数据会对器件功能产生不利影响。
(2) 所有数据传输均遵循 MSB 优先原则。
(3) 除非使用自定义设置
(4) 用户最多可以预定义八种不同的控制设置。在器件正常运期间，这些设置可通过外部控制引脚 S0、S1 和 S2 进行选择。
(5) PLL 设置限制：16 ≤ q ≤ 63、0 ≤ p ≤ 7、0 ≤ r ≤ 511、0 < N < 4096
表 8-5 PLL2 配置寄存器
偏移(1)位(2)首字母缩写词默认值(3)说明
20h7:5SSC2_7 [2:0]000bSSC2：PLL2 SSC 选择（调制量）(4)
4:2SSC2_6 [2:0]000b向下
000（关）
001 – 0.25%
010 – 0.5%
011 – 0.75%
100 – 1.0%
101 – 1.25%
110 – 1.5%
111 – 2.0%		中心
000（关）
001 ± 0.25%
010 ± 0.5%
011 ± 0.75%
100 ± 1.0%
101 ± 1.25%
110 ± 1.5%
111 ± 2.0%
1:0SSC2_5 [2:1]000b
21h7SSC2_5 [0]
6:4SSC2_4 [2:0]000b
3:1SSC2_3 [2:0]000b
0SSC2_2 [2]000b
22h7:6SSC2_2 [1:0]
5:3SSC2_1 [2:0]000b
2:0SSC2_0 [2:0]000b
23h7FS2_70bFS2_x：PLL2 频率选择(4)
6FS2_60b0 – fVCO2_0（由 PLL2_0 - 倍频器/分频器值预定义）
1 – fVCO2_1（由 PLL2_1 倍频器/分频器值预定义）
5FS2_50b
4FS2_40b
3FS2_30b
2FS2_20b
1FS2_10b
0FS2_00b
24h7MUX21bPLL2 多路复用器：0 – PLL2
1 – PLL2 旁路（PLL2 处于断电状态）
6M41b输出 Y4 多路复用器：0 – Pdiv2
1 – Pdiv4
5:4M510b输出 Y5 多路复用器：00 – Pdiv2 分频器
01 – Pdiv4 分频器
10 – Pdiv5 分频器
11 – 保留
3:2Y4Y5_ST111bY4、Y5-State0/1 定义：00 – Y4/Y5 禁用且输出处于高阻抗状态（PLL2 断电）
01 – Y4/Y5 禁用且输出处于高阻抗状态（PLL2 打开）
10–Y4/Y5 禁用并输出低电平（PLL2 打开）
11 – Y4/Y5 启用（正常运行、PLL2 打开）
1:0Y4Y5_ST001b
25h7Y4Y5_70bY4Y5_x 输出状态选择(4)
6Y4Y5_60b0 – state0（由 Y4Y5_ST0 预定义）
1 – state1（由 Y4Y5_ST1 预定义）
5Y4Y5_50b
4Y4Y5_40b
3Y4Y5_30b
2Y4Y5_20b
1Y4Y5_11b
0Y4Y5_00b
26h7SSC2DC0bPLL2 SSC 向下/中心选择0 – 向下
1 – 中心
6:0Pdiv401h7 位 Y4 输出分频器 Pdiv4：0 – 复位和待机
1 至 127 – 分频器值
27h7—0b保留 - 请勿写入 0 以外的数字
6:0Pdiv501h7 位 Y5 输出分频器 Pdiv5：0 – 复位和待机
1 至 127 – 分频器值
28h7:0PLL2_0N [11:4004hPLL2_0(5)：频率 fVCO2_0 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）。
29h7:4PLL2_0N [3:0]
3:0PLL2_0R [8:5]000h
2Ah7:3PLL2_0R[4:0]
2:0PLL2_0Q [5:3]10h
2Bh7:5PLL2_0Q [2:0]
4:2PLL2_0P [2:0]010b
1:0VCO2_0_RANGE00bfVCO2_0 范围选择：00 – fVCO2_0 < 125MHz
01 – 125MHz ≤ fVCO2_0 < 150MHz
10 – 150MHz ≤ fVCO2_0 < 175MHz
11 – fVCO2_0 ≥ 175MHz
2Ch7:0PLL2_1N [11:4]004hPLL2_1(5)：频率 fVCO2_1 的 30 位倍频器/分频器值
（更多信息请参阅 PLL 频率规划）。
2Dh7:4PLL2_1N [3:0]
3:0PLL2_1R [8:5]000h
2Eh7:3PLL2_1R[4:0]
2:0PLL2_1Q [5:3]10h
2Fh7:5PLL2_1Q [2:0]
4:2PLL2_1P [2:0]010b
1:0VCO2_1_RANGE00bfVCO2_1 范围选择：00 – fVCO2_1 < 125MHz
01 – 125MHz ≤ fVCO2_1 < 150MHz
10 – 150MHz ≤ fVCO2_1 < 175MHz
11 – fVCO2_1 ≥ 175MHz
(1) 写入 30h 以上的数据会对器件功能产生不利影响。
(2) 所有数据传输均遵循 MSB 优先原则。
(3) 除非使用自定义设置
(4) 用户最多可以预定义八种不同的控制设置。在器件正常运期间，这些设置可通过外部控制引脚 S0、S1 和 S2 进行选择。
(5) PLL 设置限制：16 ≤ q ≤ 63、0 ≤ p ≤ 7、0 ≤ r ≤ 511、0 < N < 4096