ZHCSV46J July   2007  – June 2025 CDCE925 , CDCEL925

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 EEPROM 规格
    7. 5.7 时序要求：CLK_IN
    8. 5.8 时序要求：SDA/SCL
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 控制终端设置
      2. 7.3.2 默认器件设置
      3. 7.3.3 SDA/SCL 串行接口
      4. 7.3.4 数据协议
    4. 7.4 器件功能模式
      1. 7.4.1 SDA/SCL 硬件接口
    5. 7.5 编程
  9. 8 寄存器映射
    1. 8.1 SDA/SCL 配置寄存器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 展频时钟 (SSC)
        2. 9.2.2.2 PLL 频率规划
        3. 9.2.2.3 晶体振荡器启动
        4. 9.2.2.4 通过晶体振荡器上拉下拉进行频率调节
        5. 9.2.2.5 未使用的输入和输出
        6. 9.2.2.6 在 XO 和 VCXO 模式之间切换
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 第三方产品免责声明
      2. 10.1.2 开发支持
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.2.2.2 PLL 频率规划

在给定的输入频率 (ƒIN) 下，CDCEx925 的输出频率 (ƒOUT) 通过 方程式 1 计算。

方程式 1. ƒOUT=ƒINPdiv×NM

其中

  • M（1 至 511）和 N（1 至 4095）是 PLL 的倍频器/分频器值
  • Pdiv（1 至 127）是输出分频器

每个 PLL 的目标 VCO 频率 (ƒVCO) 通过 方程式 2 计算。

方程式 2. ƒVCO=ƒIN×NM

PLL 在内部作为分数分频器运行，需要以下倍频器/分频器设置：

方程式 3. NP=4-intlog2NM if P<0 then P=0 Q=intN'MR=N'-M×Q

其中

  • N' = N × 2P
  • N ≥ M
  • 80MHz ≤ ƒVCO ≤ 230MHz
  • 16 ≤ q ≤ 63
  • 0 ≤ p ≤ 4
  • 0 ≤ r ≤ 511
示例：
对于 ƒIN = 27MHz；M = 1；N = 4； Pdiv = 2；对于 ƒIN = 27MHz；M = 2；N = 11； Pdiv = 2；
→fOUT = 54MHz→fOUT = 74.25MHz
→fVCO = 108MHz→fVCO = 148.50MHz
→P = 4 – int(log24) = 4 – 2 = 2→P = 4 – int(log25.5) = 4 – 2 = 2
→N′’ = 4 × 22 = 16→N′’ = 11 × 22 = 44
→Q = int(16) = 16→Q = int(22) = 22
→R = 16 – 16 = 0→R = 44 – 44 = 0

使用 TI Pro-Clock 软件时会自动计算 P、Q、R 和 N' 的值。