返回页首

产品详细信息

参数

Arm MHz (Max.) 375, 456 DRAM DDR2, LPDDR Arm CPU Arm9 Ethernet MAC 10/100 USB 1 SPI 2 I2C 2 Display type 1 LCD Operating temperature range (C) 0 to 90, -40 to 105, -40 to 90 Serial I/O McASP, McBSP, SPI, I2C, UART, SATA UART 3 open-in-new 查找其它 其他 Sitara 处理器

封装|引脚|尺寸

NFBGA (ZCE) 361 169 mm² 13 x 13 NFBGA (ZWT) 361 256 mm² 16 x 16 open-in-new 查找其它 其他 Sitara 处理器

特性

  • 375- and 456-MHz ARM926EJ-S RISC MPU
  • ARM926EJ-S Core
    • 32-Bit and 16-Bit (Thumb) Instructions
    • Single-Cycle MAC
    • ARM Jazelle Technology
    • Embedded ICE-RT for Real-Time Debug
  • ARM9 Memory Architecture
    • 16KB of Instruction Cache
    • 16KB of Data Cache
    • 8KB of RAM (Vector Table)
    • 64KB of ROM
  • Enhanced Direct Memory Access Controller 3 (EDMA3):
    • 2 Channel Controllers
    • 3 Transfer Controllers
    • 64 Independent DMA Channels
    • 16 Quick DMA Channels
    • Programmable Transfer Burst Size
  • 128KB of On-Chip Memory
  • 1.8-V or 3.3-V LVCMOS I/Os (Except for USB and DDR2 Interfaces)
  • Two External Memory Interfaces:
    • EMIFA
      • NOR (8- or 16-Bit-Wide Data)
      • NAND (8- or 16-Bit-Wide Data)
      • 16-Bit SDRAM with 128-MB Address Space
    • DDR2/Mobile DDR Memory Controller with one of the following:
      • 16-Bit DDR2 SDRAM with 256-MB Address Space
      • 16-Bit mDDR SDRAM with 256-MB Address Space
  • Three Configurable 16550-Type UART Modules:
    • With Modem Control Signals
    • 16-Byte FIFO
    • 16x or 13x Oversampling Option
  • LCD Controller
  • Two Serial Peripheral Interfaces (SPIs) Each with Multiple Chip Selects
  • Two Multimedia Card (MMC)/Secure Digital (SD) Card Interfaces with Secure Data I/O (SDIO) Interfaces
  • Two Master and Slave Inter-Integrated Circuits
    (I2C Bus)
  • One Host-Port Interface (HPI) with 16-Bit-Wide Muxed Address and Data Bus For High Bandwidth
  • Programmable Real-Time Unit Subsystem (PRUSS)
    • Two Independent Programmable Real-Time Unit (PRU) Cores
      • 32-Bit Load-Store RISC Architecture
      • 4KB of Instruction RAM per Core
      • 512 Bytes of Data RAM per Core
      • PRUSS can be Disabled via Software to Save Power
      • Register 30 of Each PRU is Exported from the Subsystem in Addition to the Normal R31 Output of the PRU Cores.
    • Standard Power-Management Mechanism
      • Clock Gating
      • Entire Subsystem Under a Single PSC Clock Gating Domain
    • Dedicated Interrupt Controller
    • Dedicated Switched Central Resource
  • USB 1.1 OHCI (Host) with Integrated PHY (USB1)
  • USB 2.0 OTG Port with Integrated PHY (USB0)
    • USB 2.0 High- and Full-Speed Client
    • USB 2.0 High-, Full-, and Low-Speed Host
    • End Point 0 (Control)
    • End Points 1,2,3,4 (Control, Bulk, Interrupt or ISOC) RX and TX
  • One Multichannel Audio Serial Port (McASP):
    • Transmit and Receive Clocks
    • Two Clock Zones and 16 Serial Data Pins
    • Supports TDM, I2S, and Similar Formats
    • DIT-Capable
    • FIFO Buffers for Transmit and Receive
  • Two Multichannel Buffered Serial Ports (McBSPs):
    • Transmit and Receive Clocks
    • Supports TDM, I2S, and Similar Formats
    • AC97 Audio Codec Interface
    • Telecom Interfaces (ST-Bus, H100)
    • 128-Channel TDM
    • FIFO Buffers for Transmit and Receive
  • 10/100 Mbps Ethernet MAC (EMAC):
    • IEEE 802.3 Compliant
    • MII Media-Independent Interface
    • RMII Reduced Media-Independent Interface
    • Management Data I/O (MDIO) Module
  • Video Port Interface (VPIF):
    • Two 8-Bit SD (BT.656), Single 16-Bit or Single Raw (8-, 10-, and 12-Bit) Video Capture Channels
    • Two 8-Bit SD (BT.656), Single 16-Bit Video Display Channels
  • Universal Parallel Port (uPP):
    • High-Speed Parallel Interface to FPGAs and Data Converters
    • Data Width on Both Channels is 8- to 16-Bit Inclusive
    • Single-Data Rate or Dual-Data Rate Transfers
    • Supports Multiple Interfaces with START, ENABLE, and WAIT Controls
  • Serial ATA (SATA) Controller:
    • Supports SATA I (1.5 Gbps) and SATA II
      (3.0 Gbps)
    • Supports all SATA Power-Management Features
    • Hardware-Assisted Native Command Queueing (NCQ) for up to 32 Entries
    • Supports Port Multiplier and Command-Based Switching
  • Real-Time Clock (RTC) with 32-kHz Oscillator and Separate Power Rail
  • Three 64-Bit General-Purpose Timers (Each Configurable as Two 32-Bit Timers)
  • One 64-Bit General-Purpose or Watchdog Timer (Configurable as Two 32-Bit General-Purpose Timers)
  • Two Enhanced High-Resolution Pulse Width Modulators (eHRPWMs):
    • Dedicated 16-Bit Time-Base Counter with Period and Frequency Control
    • 6 Single-Edge Outputs, 6 Dual-Edge Symmetric Outputs, or 3 Dual-Edge Asymmetric Outputs
    • Dead-Band Generation
    • PWM Chopping by High-Frequency Carrier
    • Trip Zone Input
  • Three 32-Bit Enhanced Capture (eCAP) Modules:
    • Configurable as 3 Capture Inputs or 3 Auxiliary Pulse Width Modulator (APWM) Outputs
    • Single-Shot Capture of up to Four Event Time-Stamps
  • 361-Ball Pb-Free Plastic Ball Grid Array (PBGA) [ZCE Suffix], 0.65-mm Ball Pitch
  • 361-Ball Pb-Free PBGA [ZWT Suffix], 0.80-mm Ball Pitch
  • Commercial or Extended Temperature
open-in-new 查找其它 其他 Sitara 处理器

描述

The AM1808 ARM Microprocessor is a low-power applications processor based on ARM926EJ-S.

The device enables original-equipment manufacturers (OEMs) and original-design manufacturers (ODMs) to quickly bring to market devices featuring robust operating systems support, rich user interfaces, and high processing performance life through the maximum flexibility of a fully integrated mixed processor solution.

The ARM926EJ-S is a 32-bit RISC processor core that performs 32-bit or 16-bit instructions and processes 32-bit, 16-bit, or 8-bit data. The core uses pipelining so that all parts of the processor and memory system can operate continuously.

The ARM core has a coprocessor 15 (CP15), protection module, and data and program memory management units (MMUs) with table look-aside buffers. The ARM core processor has separate 16-KB instruction and 16-KB data caches. Both are four-way associative with virtual index virtual tag (VIVT). The ARM core also has 8KB of RAM (Vector Table) and 64KB of ROM.

The peripheral set includes: a 10/100 Mbps Ethernet media access controller (EMAC) with a management data input/output (MDIO) module; one USB2.0 OTG interface; one USB1.1 OHCI interface; two inter-integrated circuit (I2C Bus) interfaces; one multichannel audio serial port (McASP) with 16 serializers and FIFO buffers; two multichannel buffered serial ports (McBSPs) with FIFO buffers; two serial peripheral interfaces (SPIs) with multiple chip selects; four 64-bit general-purpose timers each configurable (one configurable as watchdog); a configurable 16-bit host-port interface (HPI); up to 9 banks of general-purpose input/output (GPIO) pins, with each bank containing 16 pins with programmable interrupt and event generation modes, multiplexed with other peripherals; three UART interfaces (each with RTS and CTS); two enhanced high-resolution pulse width modulator (eHRPWM) peripherals; three 32-bit enhanced capture (eCAP) module peripherals which can be configured as 3 capture inputs or 3 auxiliary pulse width modulator (APWM) outputs; two external memory interfaces; an asynchronous and SDRAM external memory interface (EMIFA) for slower memories or peripherals; and a higher speed DDR2/Mobile DDR controller.

The EMAC provides an efficient interface between the device and a network. The EMAC supports both 10Base-T and 100Base-TX, or 10 Mbps and 100 Mbps in either half- or full-duplex mode. Additionally, an MDIO interface is available for PHY configuration. The EMAC supports the MII and RMII interfaces.

The SATA controller provides a high-speed interface to mass data storage devices. The SATA controller supports SATA I (1.5 Gbps) and SATA II (3.0 Gbps).

The universal parallel port (uPP) provides a high-speed interface to many types of data converters, FPGAs or other parallel devices. The uPP supports programmable data widths between 8- to 16-bits on both channels. Single-data rate and double-data rate transfers are supported as well as START, ENABLE, and WAIT signals to provide control for a variety of data converters.

A video port interface (VPIF) is included providing a flexible video I/O port.

The rich peripheral set provides the ability to control external peripheral devices and communicate with external processors. For details on each of the peripherals, see the related sections in this document and the associated peripheral reference guides.

The device has a complete set of development tools for the ARM processor. These tools include C compilers, and scheduling, and a Windows debugger interface for visibility into source code execution.

open-in-new 查找其它 其他 Sitara 处理器
下载
您可能感兴趣的类似产品
与相比较的设备类似但功能不等效:
AM3352 正在供货 Sitara 处理器:Arm Cortex-A8、1Gb 以太网、支持显示效果、CAN This device covers more functions with newer technology including an Arm Cortex-A8 core and Gb Ethernet

技术文档

= TI 精选相关文档
未找到结果。请清除搜索,并重试。 查看所有 48
类型 标题 下载最新的英文版本 发布
* 数据表 AM1808 ARM Microprocessor 数据表 2014年 3月 21日
* 勘误表 AM1808 ARM Microprocessor Silicon Errata (Revs 2.3, 2.1, 2.0, and 1.1) 2014年 9月 17日
用户指南 ARM Assembly Language Tools v19.6.0.STS User's Guide 2020年 2月 4日
用户指南 ARM Optimizing C/C++ Compiler v19.6.0.STS User's Guide 2020年 2月 4日
应用手册 Programming mDDR/DDR2 EMIF on OMAP-L1x/C674x 2019年 12月 20日
技术文章 Designing smarter remote terminal units for microgrids 2019年 10月 2日
用户指南 ARM Assembly Language Tools v18.12.0.LTS User's Guide 2019年 6月 3日
用户指南 ARM Optimizing C/C++ Compiler v18.12.0.LTS User's Guide 2019年 6月 3日
技术文章 Security versus functional safety: a view from the Processor Software Development Kit 2019年 5月 31日
应用手册 Programming PLL controllers on OMAP-L1x8/C674x/AM18xx 2019年 4月 25日
应用手册 General Hardware Design/BGA PCB Design/BGA Decoupling 2019年 2月 22日
应用手册 OMAP-L13x / C674x / AM1x Schematic Review Checklist 2019年 2月 14日
应用手册 Using the AM18xx Bootloader 2019年 1月 22日
用户指南 ARM Assembly Language Tools v18.9.0.STS User's Guide 2018年 11月 19日
用户指南 ARM Optimizing C/C++ Compiler v18.9.0.STS User's Guide 2018年 11月 19日
应用手册 High-Speed Interface Layout Guidelines 2018年 10月 11日
技术文章 Simplified software development through the Processor SDK and tools 2018年 10月 2日
用户指南 How-To and Troubleshooting Guide for PRU-ICSS PROFIBUS 2018年 9月 24日
技术文章 Processor SDK: one for all and all for one 2018年 6月 27日
用户指南 PRU Assembly Instruction User Guide 2018年 2月 16日
用户指南 SYS/BIOS (TI-RTOS Kernel) User's Guide 2018年 2月 7日
用户指南 ARM Assembly Language Tools v17.9.0.STS User's Guide 2018年 1月 16日
用户指南 ARM Optimizing C/C++ Compiler v17.9.0.STS User's Guide 2018年 1月 16日
用户指南 SYS/BIOS (TI-RTOS Kernel) v6.50 User's Guide 2017年 10月 1日
用户指南 ARM Assembly Language Tools v17.6.0.STS User's Guide 2017年 9月 30日
用户指南 ARM Optimizing C/C++ Compiler v17.6.0.STS User's Guide 2017年 9月 30日
用户指南 ARM Assembly Language Tools v17.3.0.STS User's Guide 2017年 6月 21日
用户指南 ARM Optimizing C/C++ Compiler v17.3.0.STS User's Guide 2017年 6月 21日
用户指南 AM1808/AM1810 ARM Microprocessor Technical Reference Manual 2016年 9月 12日
用户指南 ARM Assembly Language Tools v15.12.0.LTS User's Guide 2016年 4月 30日
用户指南 ARM Optimizing C/C++ Compiler v15.12.0.LTS User's Guide 2016年 4月 30日
用户指南 ARM Assembly Language Tools v5.1 User's Guide 2014年 11月 5日
用户指南 ARM Optimizing C/C++ Compiler v5.1 User's Guide 2014年 11月 5日
应用手册 USB 2.0 板载设计及布线指南 (Rev. A) 下载最新的英文版本 (Rev.H) 2013年 7月 26日
应用手册 AM18xx Pin Multiplexing Utility 2011年 12月 6日
应用手册 Powering the AM1806 and AM1808 with the TPS650061 2011年 9月 6日
应用手册 High-Vin, High-Efficiency Power Solution Using DC/DC Converter With DVFS 2011年 8月 29日
应用手册 Medium Integrated Power Solution Using a Dual DC/DC Converter and an LDO 2011年 8月 29日
应用手册 Sequencing OMAP-L138 or AM18x with TPS65070 2011年 8月 29日
应用手册 Simple Power Solution Using LDOs 2011年 8月 29日
应用手册 AM18x Power Consumption Summary 2010年 8月 30日
应用手册 High Efficiency Power Solution using DCDC Converters (with DVFS) 2010年 5月 5日
应用手册 High Integration, High Efficiency Power Solution using DCDC Converters (with DVF 2010年 5月 5日
应用手册 Getting Started Guide for AM18x 2010年 3月 30日
应用手册 TMS320C6748/46/42 & OMAP-L138 USB Downstream Host Compliance Testing 2009年 8月 17日
应用手册 TMS320C6748/46/42 & OMAP-L138 USB Upstream Device Compliance Testing 2009年 8月 17日
应用手册 TMS320DM67x/OMAP-L1x USB Compliance Checklist 2009年 3月 12日
应用手册 Understanding TI’s PCB Routing Rule-Based DDR Timing Specification 2008年 7月 17日

设计与开发

有关其他条款或所需资源,请点击下面的任何链接来查看详情页面。

软件开发

软件开发套件 (SDK) 下载
用于 Sitara™ ARM® 处理器的 Linux EZ 软件开发套件 (EZSDK)
LINUXEZSDK-SITARA Linux EZ 软件开发套件 (EZ SDK) 为 Sitara™ 开发人员提供了提供了轻松设置、开包即用的快捷体验(特定于且突出了 Sitara ARM9® 和 Cortex™ -A8® (...)
软件开发套件 (SDK) 下载
可编程实时单元 (PRU) 软件支持包
PRU-SWPKG The PRU Software Support Package is an add-on package that provides a framework and examples for developing software for the Programmable Real-time Unit sub-system and Industrial Communication Sub-System (PRU-ICSS) in the supported TI processors.  The PRU-ICSS achieves deterministic, real-time (...)
软件开发套件 (SDK) 下载
用于 Sitara™ ARM® AM1x /OMAP-L1x 器件的 Windows 嵌入式 CE ™ 软件开发套件 (SDK)
WINCESDK-AM1XOMAPL1X 查看 WEP 徽标

 


Microsoft Windows™ 嵌入式 CE* (CE) 6.0 R3 这款操作系统专门针对需要最小存储器(基于组合架构)的嵌入式器件进行了优化。Windows CE 是具有显著特点的内核,它可以在低于 1 兆字节的存储器中运行。它符合实时操作系统的定义,具有确定的中断延迟。专为与 Microsoft 的 Platform Builder 和 Visual Studio 工具配合使用而设计,Windows 嵌入式 CE 6.0 R3 操作系统使开发人员能够使用熟悉的全功能嵌入式设计环境来立即着手开发。通过使用熟悉的标准 Windows 嵌入式 CE 应用编程接口 (API),开发人员可以轻松使性能超越通用处理器 (GPP) 所能提供的性能。

 

TI 支持 Windows 嵌入式 CE 6.0 R3
TI 已与其 CE 合作伙伴联手为其器件及相关评估模块 (EVM) 提供免费的高质量 Microsoft Windows 嵌入式 CE 6.0 R3 板级支持包 (BSP)。该器件的所有功能块均可使用,其中包括 ARM 应用处理器、TMS320C674x™ DSP 和集成到 EVM 上的共享外设集。除了 BSP 之外,TI 还推出了其 DSP/BIOS™ 链接的 CE 端口

 

相关信息: Windows 嵌入式 CE 板级支持包 (BSP) 

特性

Sitara ARM AM1x 和 OMAP-L1xCE 软件开发套件 (SDK) 和 EVM 板级支持包 (BSP) 源码是 Windows 嵌入式 CE 操作系统的新功能。除 OMAP-L1x 器件外,SDK 还支持使用处理器间通信软件 DSP/BIOS™ 链接来访问 TI 的 C674x DSP。

 

Microsoft Windows 嵌入式 CE 6.0 R3 - 用于 Sitara ARM AM1x 和 OMAP-L1x 处理器

1. CE 开发工具
德州仪器 (TI) 和 Microsoft 已联手共同致力于 Windows 嵌入式设计加速程序 (WE DAP) 的开发,帮助 CE 6.0 开发人员使用 TI 的 Sitara ARM AM1x 和 OMAP-L1x 评估模块 (EVM):

 

为了立刻开始 CE (...)

调试探测 下载
Spectrum Digital XDS200 USB 仿真器
TMDSEMU200-U Spectrum Digital XDS200 是最新 XDS200 系列 TI 处理器调试探针(仿真器)的首个模型。XDS200 系列拥有超低成本 XDS100 与高性能 XDS560v2 之间的低成本与高性能的完美平衡。此外,对于带有嵌入式缓冲跟踪器 (ETB) 的所有 ARM 和 DSP 处理器,所有 XDS 调试探针均支持内核和系统跟踪。

Spectrum Digital XDS200 通过 TI 20 引脚连接器(带有适合 TI 14 引脚、TI 10 引脚和 ARM 20 引脚的多个适配器)连接到目标板,而通过 USB2.0 高速连接 (480Mbps) 连接到主机 PC。要在主机 PC 上运行,还需要 Code Composer Studio™ IDE 许可证。

(...)

295
特性

XDS200 是最新的 JTAG 系列 TI 处理器调试探针(仿真器)。XDS200 旨在提供良好的性能和最常见的功能,定位于低成本 XDS100 和高性能 XDS560v2 之间,是用于调试 TI 微控制器、处理器和无线器件的均衡型解决方案。

XDS200 适合取代老化的 XDS510 系列 JTAG 调试器,其具有更高的 JTAG 数据吞吐量、增加了对 ARM 串行线调试模式的支持并降低了成本。

XDS200 的所有型号均顺应在现代 TI 开发板上减小空间的趋势,为此提供标准的 TI 20 引脚连接器作为与目标之间的主要 JTAG 连接。此外,所有型号都提供针对 TI 和 ARM 标准 JTAG 接头的模块化目标配置适配器(提供的适配器因型号而异)。

XDS200 支持传统的 IEEE1149.1 (JTAG)、IEEE1149.7 (cJTAG) 以及 ARM 的串行线调试 (SWD) 和串行线输出 (SWO),运行时的接口电平为 +1.5V 到 4.1V。

与传统 JTAG 相比,IEEE1149.7 或紧凑 JTAG (cJTAG) 有巨大的进步;因为它仅需使用两个引脚即可支持所有功能,可用于某些指定的 TI 无线连接微控制器中。

串行线调试 (SWD) 作为一种调试模式,也使用两个引脚,并且与 JTAG 相比能够以更高的时钟速率传输数据。串行线输出 (SWO) 多增加了一个引脚,此引脚允许对指定的 Cortex M4 微控制器执行简单的跟踪操作。

所有 XDS200 型号均支持通过 USB2.0 高速连接 (480Mbps) 连接到主机,某些型号还支持以太网 10/100Mbps。此外,某些型号支持对目标板进行功耗监控。

(...)

调试探测 下载
Blackhawk XDS560v2 系统跟踪 USB 仿真器
TMDSEMU560V2STM-U XDS560v2 System Trace 是 XDS560v2 系列高性能 TI 处理器调试探针(仿真器)的第一种型号。XDS560v2 是 XDS 系列调试探针中性能最高的一款,同时支持传统 JTAG 标准 (IEEE1149.1) 和 cJTAG (IEEE1149.7)。

XDS560v2 System Trace 在其巨大的外部存储器缓冲区中加入了系统引脚跟踪。这种外部存储器缓冲区适用于指定的 TI 器件,通过捕获相关器件级信息,获得准确的总线性能活动和吞吐量,并对内核和外设进行电源管理。此外,对于带有嵌入式缓冲跟踪器 (ETB) 的所有 ARM 和 DSP 处理器,所有 XDS 调试探针均支持内核和系统跟踪。

Blackhawk XDS560v2 System Trace 通过 MIPI HSPT 60 引脚连接器(带有适合 TI 14 引脚、TI 20 引脚和 ARM 20 (...)

995
特性

XDS560v2 是 XDS560 系列高性能 TI 处理器调试探针(仿真器)的最新型号。XDS560v2 具有整个系列中最快的速度和最多的功能,对于 TI 微控制器、处理器和无线连接微控制器的调试来说,它是最全面的解决方案。

XDS560v2 是 XDS560 调试探针系列中最先提供系统跟踪 (STM) 功能的一款,这种类型的跟踪可以通过捕获系统事件(例如处理内核的状态、内部总线和外设)来监控整个设备。大多数 XDS560v2 模型还提供系统引脚跟踪模式,在这种模式中,系统跟踪数据被送到 XDS560v2 内的外部存储器缓冲区 (128MB),因此能够捕获大量系统事件。系统引脚跟踪数据连接需要通过额外的接线连接 JTAG 连接器。

在 XDS560 调试探针系列中,XDS560v2 PRO TRACE 是提供内核引脚跟踪功能(指令和数据)的第二代产品,这种跟踪可以捕获内核执行的所有指令并将其发送到 XDS560v2 PRO TRACE 内的外部存储器缓冲区 (1GB)。内核引脚跟踪并不干扰系统的实时行为,而且可以捕获更多的指令。内核引脚跟踪数据连接需要通过额外的接线连接 JTAG 连接器。

为了支持所有类型的引脚跟踪(指令和系统),XDS560v2 的所有型号都提供标准的 60 引脚 MIPI HSPT 连接器作为与目标之间的主要 JTAG 连接。此外,所有型号都提供针对 TI 和 ARM 标准 JTAG 连接器的模块化目标适配器(提供的适配器因型号而异)。

XDS560v2 支持传统的 IEEE1149.1 (JTAG) 仿真和 IEEE1149.7 (cJTAG),运行时的 JTAG 接口电平为 1.2V 至 +4.1V。

与传统 JTAG 相比,紧凑 JTAG (cJTAG) 有巨大的进步;因为它仅需使用两个引脚即可支持所有功能,可用于某些指定的 TI 无线连接微控制器中。

所有 XDS560v2 (...)

调试探测 下载
Spectrum Digital XDS560v2 系统跟踪 USB 和以太网
TMDSEMU560V2STM-UE XDS560v2 System Trace 是 XDS560v2 系列高性能 TI 处理器调试探针(仿真器)的第一种型号。XDS560v2 是 XDS 系列调试探针中性能最高的一款,同时支持传统 JTAG 标准 (IEEE1149.1) 和 cJTAG (IEEE1149.7)。

XDS560v2 System Trace 在其巨大的外部存储器缓冲区中加入了系统引脚跟踪。这种外部存储器缓冲区适用于指定的 TI 器件,通过捕获相关器件级信息,获得准确的总线性能活动和吞吐量,并对内核和外设进行电源管理。此外,对于带有嵌入式缓冲跟踪器 (ETB) 的所有 ARM 和 DSP 处理器,所有 XDS 调试探针均支持内核和系统跟踪。

Spectrum Digital XDS560v2 System Trace 通过 MIPI HSPT 60 引脚连接器(适合 TI 14 引脚、TI 20 引脚、ARM 20 引脚和 TI 60 (...)

1495
特性

XDS560v2 是 XDS560 系列高性能 TI 处理器调试探针(仿真器)的最新型号。XDS560v2 具有整个系列中最快的速度和最多的功能,对于 TI 微控制器、处理器和无线连接微控制器的调试来说,它是最全面的解决方案。

XDS560v2 是 XDS560 调试探针系列中最先提供系统跟踪 (STM) 功能的一款,这种类型的跟踪可以通过捕获系统事件(例如处理内核的状态、内部总线和外设)来监控整个设备。大多数 XDS560v2 模型还提供系统引脚跟踪模式,在这种模式中,系统跟踪数据被送到 XDS560v2 内的外部存储器缓冲区 (128MB),因此能够捕获大量系统事件。系统引脚跟踪数据连接需要通过额外的接线连接 JTAG 连接器。

在 XDS560 调试探针系列中,XDS560v2 PRO TRACE 是提供内核引脚跟踪功能(指令和数据)的第二代产品,这种跟踪可以捕获内核执行的所有指令并将其发送到 XDS560v2 PRO TRACE 内的外部存储器缓冲区 (1GB)。内核引脚跟踪并不干扰系统的实时行为,而且可以捕获更多的指令。内核引脚跟踪数据连接需要通过额外的接线连接 JTAG 连接器。

为了支持所有类型的引脚跟踪(指令和系统),XDS560v2 的所有型号都提供标准的 60 引脚 MIPI HSPT 连接器作为与目标之间的主要 JTAG 连接。此外,所有型号都提供针对 TI 和 ARM 标准 JTAG 连接器的模块化目标适配器(提供的适配器因型号而异)。

XDS560v2 支持传统的 IEEE1149.1 (JTAG) 仿真和 IEEE1149.7 (cJTAG),运行时的 JTAG 接口电平为 1.2V 至 +4.1V。

与传统 JTAG 相比,紧凑 JTAG (cJTAG) 有巨大的进步;因为它仅需使用两个引脚即可支持所有功能,可用于某些指定的 TI 无线连接微控制器中。

所有 XDS560v2 (...)

驱动程序和库 下载
针对 TI Sitara(基于 ARM®)处理器的 StarterWare
STARTERWARE-SITARA StarterWare provides C-based no-OS platform support for TI's ARM9™ and ARM® Cortex™ A8 based devices. StarterWare provides device abstraction layer libraries, peripheral programming examples such as Ethernet, graphics and USB, and board level example applications. StarterWare can be (...)
特性
  • Peripheral programming interface
  • Example applications for each peripheral to demonstrate programming and usage of the peripheral
  • Software portability across devices for a given peripheral
  • Tool-chain agnostic C code (Some startup code will be in assembly and hence some part of the code will be tool (...)
IDE、配置、编译器和调试器 下载
适用于 Sitara™ 处理器的 Code Composer Studio (CCS) 集成开发环境 (IDE)
CCSTUDIO-SITARA

Download the latest version of Code Composer Studio

Code Composer Studio™ - Integrated Development Environment for Sitara™ ARM© Processors

 

Code Composer Studio is an integrated development environment (IDE) that supports TI's Microcontroller and Embedded Processors portfolio. Code Composer Studio comprises a suite of tools used to develop and debug (...)

操作系统 (OS) 下载
HCC 嵌入式 TI-RTOS 软件
由 HCC-Embedded 提供 — 十多年来,HCC 致力于为闪存、文件系统和通信应用开发各种可重用嵌入式软件组件。很多业内领先的 RTOS 供应商以其自有品牌转售 HCC 软件,因此无论工程师使用何种 RTOS 或处理器,他们都能有机会获得出色的中间件。这样一来,HCC 便发展成为了独立于项目中使用的处理器、软件、外设或工具之外的平台软件部署方面的权威专家。

如需了解有关 HCC 嵌入式软件的更多信息,请访问 https://hcc-embedded.com/ti-rtos/
操作系统 (OS) 下载
Mentor Graphics Nucleus RTOS
由 Mentor Graphics Corporation 提供 — Software driven power management is crucial for battery operated or low power budget embedded systems. Embedded developers can now take advantage of the latest power saving features in popular TI devices with the built-in Power Management Framework in the Nucleus RTOS. Developers specify application (...)

设计工具和仿真

仿真模型 下载
SPRM486.ZIP (8 KB) - BSDL Model
仿真模型 下载
SPRM487A.ZIP (120 KB) - IBIS Model
仿真模型 下载
SPRM488.ZIP (8 KB) - BSDL Model
仿真模型 下载
SPRM489A.ZIP (121 KB) - IBIS Model

CAD/CAE 符号

封装 引脚 下载
NFBGA (ZCE) 361 了解详情
NFBGA (ZWT) 361 了解详情

订购与质量

支持与培训

可获得 TI E2E™ 论坛的工程师技术支持

所有内容均由 TI 和社区网友按“原样”提供,并不构成 TI 规范。参阅使用条款

如果您对质量、包装或订购 TI 产品有疑问,请参阅 TI 支持