ZHDA098 March   2026 TAA5212 , TAA5412-Q1 , TAC5111 , TAC5111-Q1 , TAC5112 , TAC5112-Q1 , TAC5211 , TAC5212 , TAC5301-Q1 , TAC5311-Q1 , TAC5312-Q1 , TAC5412-Q1 , TAD5112 , TAD5112-Q1 , TAD5212 , TAD5212-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1简介
  5. 2时钟树
  6. 3时钟限制
    1. 3.1 内部频率范围
    2. 3.2 时钟分频器参数范围
    3. 3.3 时钟使能寄存器
  7. 4手动时钟树配置寄存器
    1. 4.1 所需的寄存器设置
    2. 4.2 手动时钟树配置中的寄存器设置
    3. 4.3 采样率与 MOD_CLK 频率频段
    4. 4.4 功耗注意事项
  8. 5计算 PLL 倍频器和分频器
  9. 6示例 1：自定义目标模式、非音频采样率
    1. 6.1 示例脚本
  10. 7示例 2：自定义控制器模式、非音频采样率
    1. 7.1 示例脚本
  11. 8总结
  12. 9参考资料

3 时钟限制

请注意时钟系统输入的以下限制。提供的时钟若超出此范围，可能导致意外情况。

表 3-1 输入频率范围
时钟输入 频率范围（允许 +/- 5% 偏差，且需为 FSYNC 的整数倍）
WCLK/FSYNC 3kHz 至 768kHz
BCLK 256kHz-24.576MHz
CCLK 高达 50MHz