ZHDA098 March   2026 TAA5212 , TAA5412-Q1 , TAC5111 , TAC5111-Q1 , TAC5112 , TAC5112-Q1 , TAC5211 , TAC5212 , TAC5301-Q1 , TAC5311-Q1 , TAC5312-Q1 , TAC5412-Q1 , TAD5112 , TAD5112-Q1 , TAD5212 , TAD5212-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1简介
  5. 2时钟树
  6. 3时钟限制
    1. 3.1 内部频率范围
    2. 3.2 时钟分频器参数范围
    3. 3.3 时钟使能寄存器
  7. 4手动时钟树配置寄存器
    1. 4.1 所需的寄存器设置
    2. 4.2 手动时钟树配置中的寄存器设置
    3. 4.3 采样率与 MOD_CLK 频率频段
    4. 4.4 功耗注意事项
  8. 5计算 PLL 倍频器和分频器
  9. 6示例 1：自定义目标模式、非音频采样率
    1. 6.1 示例脚本
  10. 7示例 2：自定义控制器模式、非音频采样率
    1. 7.1 示例脚本
  11. 8总结
  12. 9参考资料

3.1 内部频率范围

表 3-2 列出了 PLL 输入和输出的绝对最小和最大频率范围。表 3-3 列出了内部时钟频率范围。请注意，由于输入时钟与 FSYNC 频率频段的偏差，内部时钟的预期值可能会变化 +/- 5%，如表 4-3 所示。

表 3-2 PLL 输入/输出时钟频率范围
PLL 输入/输出时钟 频率范围
PLL 输入，整数模式 (D = 0) 256kHz-20MHz
PLL 输入，分数模式 (D! = 0) 10MHz 至 20MHz
CLK_SYS（PLL 输出） 67MHz 至 116MHz
表 3-3 内部时钟频率范围
内部时钟 频率范围（允许 +/- 5% 偏差，且需为 FSYNC 的整数倍）
PDM_CLK 0.768/1.536/3.072/6.144MHz
ADC_MOD_CLK/DAC_MOD_CLK 1.536/3.072MHz
ADC_DEM_CLK/DAC_DEM_CLK MOD_CLK 的 2 或 4 倍，3.072/6.144/12.288MHz
OSC_CLK(1) 12.288MHz（由于器件差异，存在 +/- 10% 的偏差）
BOOST_CLK 3.072/6.144MHz
SAR_CLK 1.536/3.072/6.144/12.288MHz
1. 对于低功耗超声波和声学活动检测，可使用内部振荡器时钟 OSC_CLK 作为时钟源，但由于不同器件之间存在差异且其频率随温度/电压变化，不建议在播放和录音应用中使用。