ZHDA098 March 2026 TAA5212 , TAA5412-Q1 , TAC5111 , TAC5111-Q1 , TAC5112 , TAC5112-Q1 , TAC5211 , TAC5212 , TAC5301-Q1 , TAC5311-Q1 , TAC5312-Q1 , TAC5412-Q1 , TAD5112 , TAD5112-Q1 , TAD5212 , TAD5212-Q1
选择内部时钟时，需要注意速度、功耗与处理周期之间的关系。随着内部时钟运行速度的提高，功耗也会增加。但是，每个样本的周期数量也会增加，从而提升内部处理能力，例如使用更多双二阶滤波器、更多通道，或采用更低群延迟的抽取/插值滤波器。出于这些考虑，需要注意的内部时钟包括 PLL 的输入（因为整数模式下的 PLL 功耗低于分数模式）、生成 CLK_SYS 的 PLL 倍频器，以及 MOD_CLK 与 DEM_CLK 之间的关系。默认情况下，DEM_CLK 为 MOD_CLK 的 4 倍，但可通过 PWR_TUNE 配置寄存器强制设为 2 倍。这将略微降低电流消耗，请参阅应用手册不同使用场景下的 TAC5x1x 功耗矩阵、不同使用场景下的 TAA52xx 功耗矩阵以及不同使用场景下的 TAD52xx 功耗矩阵。但是，除非在极端节能配置下，否则不建议更改此设置。MOD_CLK 有两个速度选项可供选择，上述注意事项也同样适用。通常优先选择较高的内部 MOD_CLK，因为这能为每个样本提供最多的内部周期，从而最大化 DSP 处理能力；但对于极低采样率、低功耗应用或内部时钟计算需求，需要选择较低的 MOD_CLK。第 5 节对该计算方法进行了说明。