ZHDA015 January 2026 ADS124S06 , ADS124S08
抗混叠滤波器的设计是为了防止频率内容在 Δ-Σ ADC 调制器频率或其附近混叠回通带,因为这些频率不会被数字滤波器本身拒绝。因此,首先选择一个比调制器频率低 10 到 100 倍的差分滤波器 3dB 截止频率。这将分别导致调制器频率附近出现 20dB 至 40dB 的频率抑制。抑制量取决于设计目标。
由于 ADC 输入漏电流,较大的滤波电阻可能会在 ADC 输入端引入显著的失调电压误差。通常可以选择抗混叠滤波器中不大于 10kΩ 的电阻值来帮助更大限度地减小这些失调电压误差,但在大多数情况下,RFILTER< 5kΩ 通常就足够了。选择比差分电容器小 10 到 20 倍的共模电容器,这样这两个电容器之间的任何不匹配都不会导致共模噪声成为差分噪声。
ADS124S08 EMC 测试板使用两个 4.99kΩ 电阻、两个 4.7nF 共模电容器和一个 47nF 差分电容器来作为 ADC 模拟输入端的抗混叠滤波器。
抗混叠滤波器的差分截止频率由公式 32 给出:
抗混叠滤波器的共模截止频率由公式 33 给出:
图 1-15 抗混叠滤波器中的 RC 元件.