ZHCUD82 August   2025 F28E120SB , F28E120SC , TMS320F2802-Q1 , TMS320F28020 , TMS320F280200 , TMS320F28021 , TMS320F28022 , TMS320F28022-Q1 , TMS320F280220 , TMS320F28023 , TMS320F28023-Q1 , TMS320F280230 , TMS320F28026 , TMS320F28026-Q1 , TMS320F28026F , TMS320F28027 , TMS320F28027-Q1 , TMS320F280270 , TMS320F28027F , TMS320F28027F-Q1 , TMS320F28030 , TMS320F28030-Q1 , TMS320F28031 , TMS320F28031-Q1 , TMS320F28032 , TMS320F28032-Q1 , TMS320F28033 , TMS320F28033-Q1 , TMS320F28034 , TMS320F28034-Q1 , TMS320F28035 , TMS320F28035-EP , TMS320F28035-Q1

 

  1.   1
  2.   TMS320F2802x/TMS320F2803x 至 TMS320F28E12x 的迁移概述
  3.   商标
  4. 1 简介
    1. 1.1 缩写
  5. 2 中央处理单元 (CPU)
  6. 3 开发工具
    1. 3.1 驱动程序库（Driverlib）
    2. 3.2 在 IQ_Math 和原生浮点之间迁移
    3. 3.3 嵌入式应用程序二进制接口（EABI）支持
  7. 4 封装和引脚分配
  8. 5 工作频率和电源管理
  9. 6 电源时序
  10. 7 存储器映射
    1. 7.1 随机存取存储器（RAM）
    2. 7.2 闪存和 OTP
      1. 7.2.1 扇区大小和数量
      2. 7.2.2 闪存参数
      3. 7.2.3 闪存入口点
      4. 7.2.4 双代码安全模块（DCSM）和密码位置
      5. 7.2.5 OTP
      6. 7.2.6 闪存编程
    3. 7.3 引导 ROM
      1. 7.3.1 引导 ROM 保留的 RAM
      2. 7.3.2 引导模式选择
      3. 7.3.3 引导加载程序
  11. 8 架构增强
    1. 8.1 时钟源和域
    2. 8.2 双时钟比较器 (DCC) 模块
    3. 8.3 看门狗计时器
    4. 8.4 外设中断扩展 (PIE)
    5. 8.5 锁定保护寄存器
    6. 8.6 通用输入/输出（GPIO）
    7. 8.7 外部中断
    8. 8.8 纵横制（X-BAR）
  12. 9 外设
    1. 9.1 新外设
      1. 9.1.1 直接存储器存取 (DMA)
      2. 9.1.2 模拟子系统互连
      3. 9.1.3 比较器子系统 (CMPSS)
      4. 9.1.4 可编程增益放大器 (PGA)
    2. 9.2 控制外设
      1. 9.2.1 增强型脉宽调制器 (MCPWM)
      2. 9.2.2 增强型捕获模块 (eCAP)
      3. 9.2.3 增强型正交编码脉冲模块（eQEP）
    3. 9.3 模拟外设
      1. 9.3.1 模数转换器 (ADC)
    4. 9.4 通信外设
      1. 9.4.1 SPI
      2. 9.4.2 SCI
      3. 9.4.3 UART
      4. 9.4.4 I2C
  13. 10仿真 – JTAG 端口
  14. 11器件勘误表
  15. 12器件比较概要
  16. 13参考资料

8.1 时钟源和域

F28E12x 器件对时钟源和其他时钟域进行了许多增强和更改。这些主要增强和更改包括：

  • 增加了外设时钟门控寄存器的数量以处理更多和新增的外设
  • SYSOSC 是主要的内部时钟源，并且是复位时的默认系统时钟
  • WROSC 是一个备用时钟源，通常仅为看门狗计时器和时钟丢失检测电路 (MCD) 提供时钟
  • 外部时钟源 (XTAL) 可用作主系统；可在 TMS320F28E12x 微控制器数据表 中找到频率限制和时序要求
  • 外部时钟输出 (XCLKOUT) 可以连接到 GPIO16 或 GPIO18，可用的时钟源为 PLLSYSCLK、PLLRAWCLK、SYSCLK、SYSOSC、WROSC 和 XTAL
  • 系统 PLL 具有反馈环路，其中包括：
    • SYSPLL 基准分频器 (PDIV) 可以是 /1、/2、/4 或 /8
    • SYSPLL 整数乘法器 (QDIV) 的值可以是 /2 到 /128
    • SYSPLL 输出分频器 (RDIVCLK0) 的值可以是 /2 到 /32
  • PLLSYSCLK 分频选择 (PLLSYSCLKDIV) 的值可以是 /1到 /64
  • XCLKOUT 分频选择 (XCLKOUTDIVSEL) 的值为 /8（复位时的默认值），此外还可以是 /1、/2 和 /4