ZHCS276G September   2011  – November 2025 DRV8818

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 电机驱动器时序开关特性
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 PWM H 桥驱动器
      2. 6.3.2 电流调节
      3. 6.3.3 衰减模式
      4. 6.3.4 细分分度器
      5. 6.3.5 保护电路
        1. 6.3.5.1 过流保护 (OCP)
        2. 6.3.5.2 热关断 (TSD)
        3. 6.3.5.3 欠压锁定 (UVLO)
    4. 6.4 器件功能模式
      1. 6.4.1 睡眠模式
      2. 6.4.2 禁用模式
      3. 6.4.3 工作模式
      4. 6.4.4 衰减模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
        1. 7.2.2.1 步进电机转速
        2. 7.2.2.2 电流调节
      3. 7.2.3 应用曲线
    3. 7.3 电源相关建议
      1. 7.3.1 大容量电容
    4. 7.4 布局
      1. 7.4.1 布局指南
        1. 7.4.1.1 散热
      2. 7.4.2 布局示例
      3. 7.4.3 散热注意事项
        1. 7.4.3.1 功率耗散
  9. 8 器件和文档支持
    1. 8.1 文档支持
      1. 8.1.1 相关文档
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

6.4.3 工作模式

当 VM 引脚上的电源电压超过欠压阈值 VUVLO、SLEEPn 引脚处于逻辑高电平状态且 tWAKE 消失之后，器件将进入活动工作模式。在此模式下，H 桥、电荷泵和内部逻辑将被激活，器件将准备好接收输入。

在以下情况下启用该模式：

  • SLEEPn 引脚为逻辑高电平

  • ENABLEn 引脚为逻辑低电平

  • RESETn 引脚为逻辑高电平

  • 对于 VM，VM > VUVLO

  • 对于 VCC，VCC > VUVLO
必须在经过 tWAKE 时间之后，器件才能针对输入做好准备。