石英晶振电路的设计目标包括：

1. 确保晶体和外部电路满足震荡条件。这需要负电阻- R_neg足够大，能有效 "抵消"晶振正电阻让晶体启动并保持震荡。
   • 通常建议负电阻值|-R_neg|是负载电阻R_Load的3-5倍。
   • 如果负电阻- R_neg裕度较小，负载电阻R_Load偏大，无法确保晶振安全运行。这可能需要通过增加外部电容C_L1 C_L2来调整负载电容C_Load以降低总负载电阻R_Load。但调整电容可能会使晶振频率发生偏移，需要测量振荡频率以确保在规格范围内。
2. 不能使晶体过驱，需要控制晶体的功耗。驱动水平DL过高可能导致寿命缩短、老化加速，机械性损伤以及产生杂波或谐波。
   • 通常晶振厂家会标出max DL，不可超过此限值。
   • 驱动水平DL偏大可能导致TCAN455x OSC2震荡越大越接近GND，误进入单端时钟模式，见3.4.1节。为了避免该问题，建议加入阻尼电阻Rd来降低DL。
3. 尽量减少晶体频率偏差。
   • 通常晶振厂家会给出达到频率精度的负载电容C_Load值。如果C_Load偏小，实际频率可能会比目标频率偏高，反之亦然。

所以设计时，客户需要权衡- R_neg , DL和f等性能表现，来决定晶体与外部元件选型。