LMK5B33216 等网络同步器的输出相位噪声曲线可分为四个主要区域：

• DPLL LBW 以下
• DPLL 和 APLL LBW 之间
• APLL LBW 以上
• 输出本底噪声

DPLL 基准以及 XO、TCXO 和 OCXO 输入的质量会影响输出时钟的近端相位噪声。DPLL LBW 是 DPLL 基准时钟的低通滤波器。DPLL 基准主要在载波偏移小于 DPLL LBW 时影响输出噪声曲线。对于近端相位噪声至关重要且有噪声的基准用作 DPLL 输入的应用，可以为 DPLL 配置更窄的 LBW（如 10Hz）。另外，因为 DPLL 基准不会影响从 12kHz 至 20MHz 的载波偏移处的抖动，10Hz 或 100Hz 都是可以使用的常用设置。图 4-2 和图 4-2 是来自 VCBO 的输出的相位噪声图示例。这些图表明在不同 DPLL LBW 下，在 12kHz 至 20MHz 频率范围内抖动产生的影响可忽略不计。

在 DPLL LBW 以上，DPLL 基准会衰减，XO/TCXO/OCXO 输入与 APLL 噪声的组合在达到 APLL LBW 之前占主导地位。为了充分利用出色的 VCBO 性能，BAW APLL 配置了窄 LBW，通常为 3kHz 至 5kHz；因此，在 8kHz 至约 400kHz 的载波偏移范围内，VCBO 对相位噪声起着主导作用。最后，本底噪声由输出缓冲器来设置，从大约 1MHz 载波偏移开始。

得益于超低噪声 VCBO，可以在不显著影响总 RMS 抖动的情况下为 LMK5B33216 使用低频 XO（例如 12.8MHz），从而降低总设计成本。

图 4-1 提供了一个总结性插图，展示了每个区域如何影响输出时钟的相位噪声。

图 4-1 通用相位噪声图

图 4-2 使用 10Hz DPLL LBW 的 LMK5B33216 输出的相位噪声细分图

图 4-3 使用 100Hz DPLL LBW 的 LMK5B33216 输出的相位噪声细分图