LM5177 高侧和低侧栅极驱动器具有短传播延迟、频率相关的死区时间控制和低阻抗输出级，能够提供很大的峰值电流以及很短的上升和下降时间，从而有助于外部功率 MOSFET 以极快的速度进行导通和关断转换。

尽可能地减少杂散或寄生栅极环路电感是优化栅极驱动开关性能的关键，因为无论是与 MOSFET 栅极电容谐振的串联栅极电感，还是共源电感（栅极和功率回路常见），都会提供与栅极驱动命令相反的负反馈补偿，从而导致 MOSFET 开关时间延长。

栅极驱动的 PCB 迹线电容通常可以忽略不计，因此这里将其忽略。图 2-4 展示了等效栅极驱动电路。R_Trace1 是 PCB 驱动迹线电阻，R_Trace2 是驱动返回迹线电阻，L_Trace1 是驱动迹线杂散电感，L_Trace2 是返回路径电感，而 C_iss 是 MOSFET 栅极输入电容。迹线电阻和电感可能会导致栅极信号延迟；因此，最好尽可能缩短驱动和返回迹线。

由于电路板面积有限，通常无法将驱动器放置在非常靠近 MOSFET 的位置。在大多数设计中，即使 MOSFET 不是非常靠近，也可以使 R_Trace1 和 R_Trace2 小于 1Ω。但是，如果布线较差，L_Trace1 和 L_Trace2 可能会变得很大。仅几纳亨的电感就可能会与 MOSFET 栅极电容产生共振，并产生栅极电压振铃，如图 2-5 所示。如果振铃的幅度超过 MOSFET 栅极阈值电压 Vth，则会导致不必要的额外开关操作，并导致 MOSFET 内部出现严重开关损耗。此外，负峰值可能会超过 MOSFET 允许的栅极信号电平。

如何尽可能地减小栅极驱动电感？根据物理学原理，栅极驱动电感与驱动电流环路所包围的空间面积成正比，而该面积由实际驱动和返回迹线定义。在进行 MOSFET 驱动和返回路径布线时，您需要将尽可能地减小驱动电流环路的空间面积放在首要位置。

假设驱动器位于 PCB 上的 A 点，而 MOSFET 位于 B 点，那么驱动迹线必须从 A 点布置到 B 点再返回到 A 点。同时假设从 A 到 B 无法进行直线布线，因为两者之间还存在其他元件。图 2-6 展示了两种不同的布线模式。显然，尽管选项 2 的总布线长度几乎与选项 1 相同，但选项 2 包围的空间面积更小，因此产生的电感也更小。此示例清楚地表明，理想的布线方式是在驱动器和 MOSFET 之间的整个距离内将驱动迹线和返回迹线紧密并排放置。

同样，由于电路板面积有限，有时没有空间在同一层上并排放置一对驱动迹线和返回迹线。一种设计是将返回迹线布置在相邻层上与驱动迹线重叠的位置，如图 2-7 所示，其中驱动迹线从第 1 层上的 A 点（驱动器）延伸到 B 点 (MOSFET)，并经由过孔穿到第 2 层，并在与驱动迹线重叠的位置返回 A 点。这样一来，驱动迹线和返回迹线基本上在垂直方向上紧密并排分布，从而尽可能地减小信号环路包围的空间面积。

在 LM5177 中，从栅极驱动器输出 HO1 和 HO2 到高侧 MOSFET 相应栅极的连接必须尽可能短，从而减少串联寄生电感。以差分对形式将 HO1 和 HO2 以及 SW1 和 SW2 栅极迹线从器件引脚布线到高侧 MOSFET，从而通过减少环路面积来利用磁通抵消。

从栅极驱动器输出（LO1 和 LO2）到低侧 MOSFET 相应栅极的连接必须尽可能短，从而减少串联寄生电感。以差分对形式将 LO1 和 LO2 以及 PGND 栅极迹线从器件引脚布线到低侧 MOSFET，从而通过减少环路面积来利用磁通抵消。

尽可能地缩短从 VCC、HB1 和 HB2 引脚通过其各自电容器的电流环路路径，因为这些电容器会提供高瞬时电流。