ZHCABK2A March   2022  – March 2024 ADC128D818 , ADS1000 , ADS1000-Q1 , ADS1013 , ADS1013-Q1 , ADS1014 , ADS1014-Q1 , ADS1015 , ADS1015-Q1 , ADS1018 , ADS1018-Q1 , ADS1100 , ADS1110 , ADS1112 , ADS1113 , ADS1113-Q1 , ADS1114 , ADS1114-Q1 , ADS1115 , ADS1115-Q1 , ADS1118 , ADS1118-Q1 , ADS1119 , ADS1120 , ADS1120-Q1 , ADS112C04 , ADS112U04 , ADS1130 , ADS1131 , ADS1146 , ADS1147 , ADS1148 , ADS1148-Q1 , ADS114S06 , ADS114S06B , ADS114S08 , ADS114S08B , ADS1158 , ADS1216 , ADS1217 , ADS1218 , ADS1219 , ADS1220 , ADS122C04 , ADS122U04 , ADS1230 , ADS1231 , ADS1232 , ADS1234 , ADS1235 , ADS1235-Q1 , ADS1243-HT , ADS1246 , ADS1247 , ADS1248 , ADS124S06 , ADS124S08 , ADS1250 , ADS1251 , ADS1252 , ADS1253 , ADS1254 , ADS1255 , ADS1256 , ADS1257 , ADS1258 , ADS1258-EP , ADS1259 , ADS1259-Q1 , ADS125H01 , ADS125H02 , ADS1260 , ADS1260-Q1 , ADS1261 , ADS1261-Q1 , ADS1262 , ADS1263 , ADS127L01 , ADS1281 , ADS1282 , ADS1282-SP , ADS1283 , ADS1284 , ADS1287 , ADS1291 , LMP90080-Q1 , LMP90100 , TLA2021 , TLA2022 , TLA2024

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 引言
  5. 2 数据表时序和命名规则
  6. 3 Δ-Σ ADC 中是什么导致转换延迟？
  7. 4 数字滤波器操作和行为
    1.     8
    2.     9
    3. 4.1 ADC 操作导致的数据不稳定
  8. 5 影响转换延迟的 ADC 功能和模式
    1. 5.1 第一次转换与第二次及后续转换延迟
    2. 5.2 转换模式
    3. 5.3 可编程延迟
    4. 5.4 ADC 开销时间
    5. 5.5 时钟频率
    6. 5.6 斩波
  9. 6 模拟稳定
  10. 7 关键要点
  11. 8 周期时间计算示例
    1. 8.1 示例 1：使用 ADS124S08
    2. 8.2 示例 2：更改转换模式
    3. 8.3 示例 3：更改滤波器类型
    4. 8.4 示例 4：更改时钟频率
    5. 8.5 示例 5：启用斩波并减少每通道转换次数
    6. 8.6 示例 6：使用不同的系统参数扫描两个通道
    7. 8.7 示例 7：使用 ADS1261
    8. 8.8 示例 8：使用 ADS1261 更改多个参数
  12. 9 总结
  13. 10修订历史记录

5.5 时钟频率

ADC 时钟频率在确定 ADC 数据表中的转换延迟值方面发挥着重要作用。通常，这些延迟值都是默认时钟频率 fCLK 条件下的。例如，ADS124S08 转换延迟表中的表格注释 #1 指出，sinc3 滤波器转换延迟值是 fCLK = 4.096MHz 条件下的。不过，选择不同的时钟频率 fCLK_NEW 会使得对应的延迟时间（以毫秒表示时）成比例地变化。

表 5-5 显示了 ADS124S08 sinc3 滤波器的 tMOD 周期、默认第一次转换延迟以及默认的 ODR 值。表 5-5 还计算了 fCLK_NEW = 4.5MHz（即 ADS124S08 允许的最大时钟频率）时的第一次转换延迟和 ODR 值。

表 5-5 计算更改时钟频率对第一次转换延迟和 ODR 有何影响

tMOD 周期数

fCLK = 4.096MHz

fCLK_NEW = 4.5MHz

第一次转换延迟 (ms)

ODR (SPS)

第一次转换延迟 (ms)

ODR (SPS)

307265

1200.254

2.5

1092.498

2.7

153665

600.254

5

546.365

5.5

76865

300.254

10

273.298

11

46145

180.254

16.6

164.071

18

38465

150.254

20

136.765

22

15425

60.254

50

54.845

55

12857

50.223

60

45.714

66

7745

30.254

100

27.538

110

3905

15.254

200

13.885

220

1985

7.754

400

7.058

439

1025

4.004

800

3.645

879

808

3.156

1000

2.873

1099

424

1.656

2000

1.507

2197

232

0.906

4000

0.825

4395

重要的是，表 5-5 中的 tMOD 周期数不受时钟频率变化的影响。不过，当 fCLK_NEW = 4.5MHz 时，随着 ODR 值增加，得到的转换延迟会减少，从而能够更快地得到转换结果。

更改时钟频率还会影响可编程延迟。如表 5-3 所示，ADS124S08 可编程延迟以 tMOD 周期形式指定。例如，默认延迟为 14 ∙ tMOD，当 fCLK = 4.096MHz 时就是 3.42µs。当 fCLK_NEW = 4.5MHz 时，此延迟会减小至 3.11µs。更改时钟频率值时，应确保系统仍然具有所需的延迟。

关于时钟频率，最后要考虑的是容差。时钟频率容差会改变 fCLK，因此会直接影响转换延迟，如本节中通篇所述。例如，ADS124S08 内部振荡器具有 ±1.5% 的最大精度容差，这就相当于存在 ±1.5% 的转换延迟变化。最后，需要考虑不管时钟位于 ADC 内部还是外部，时钟频率容差可能对具有严格时序约束的系统产生的影响。