要了解 Δ-Σ ADC 的时序和运行，第一步是定义用于描述此行为的常用词汇。表 2-1 定义了五个重要参数，这些参数是本文档其余部分的基础。

Δ-Σ ADC 数据表利用表 2-1 中的信息来以多种不同的方式介绍 ADC 时序行为。ADC 数据表介绍时序行为的其中一个方式是使用转换延迟表。对于具有多个滤波器类型和输出数据速率 (ODR) 的器件，此信息非常重要。例如，表 2-2 显示了 24 位、40kSPS、10 通道 ADS1261 的转换延迟（以毫秒为单位）。

表 2-2 提供了使用 ADS1261 时每种 ODR 和滤波器类型组合对应的转换延迟值。在此特定示例中，ADS1261 转换延迟时间使用标称时钟频率在斩波模式关闭且可编程延迟为 50µs 条件下指定，如表 2-2 的表注所述。其他 ADC 可能会使用不同的参数、不同的条件，甚至不同的格式来指定转换延迟时间，但提供的始终都是相同的一般信息。本应用手册详细探讨了这些表格，以确定影响转换延迟的因素以及这与总体周期时间的关系。

此外，ADC 数据表通常使用时序图来帮助直观地展示一般时序行为。图 2-1 显示了典型多路复用 Δ-Σ ADC 的示例时序图。此时序图显示了不同的转换结果如何由不同的转换周期数 (t_CP) 和转换延迟 (t_CL) 构成，并包含多个固定时序参数（延迟和开销）。另外还显示了通道扫描时间 (t_CH) 和系统周期时间 (t_CYCLE)。在本例中，t_CH = t_CYCLE，因为只测量了一个通道。

图 2-1 通用 Δ-Σ ADC 时序图

图 2-1 中还显示了表 2-1 中定义的很多时序参数。此外，本应用手册使用了类似于图 2-1 中的图示来帮助直观地展示每个 ADC 时序分量对转换周期、转换延迟、通道扫描时间或系统周期时间有何影响。

最后，其他 ADC 功能甚至一些外部因素也可能会影响器件时序行为。这些功能通常会在单独的数据表小节中进行介绍，因此难以确定每项功能对特定器件的总体延迟有何影响。本应用手册将这些信息整理到了一个文档中，以便更加全面地介绍 ADC 的工作方式及这对时序的影响。

本文档的其余部分会详细探讨 Δ-Σ ADC 数据表的这三个组成部分，以便用户全面了解多路复用 Δ-Σ ADC 对数据进行采样和处理，以及这对转换延迟和总体系统周期时间的影响。

本节简单介绍了 Δ-Σ ADC 的工作原理，有助于了解为什么此数据转换器架构在本质上会导致转换延迟。当转换开始触发时，Δ-Σ 调制器会使用高频时钟 f_MOD 持续对模拟输入进行过采样。调制器会以 f_MOD 输出数字位流，其中 1 的密度与输入信号成比例：当输入为负满量程误差 (–FS) 时，调制器输出全 0；当输入为正满量程 (+FS) 时，调制器输出全 1；而在这两个极限值之间时，则 1 和 0 会成一定比例。图 3-1 显示了如何向 Δ-Σ 调制器施加模拟输入信号（以黑色表示），这时调制器会使用以红色表示的高频调制器时钟来生成以绿色表示的数字位流。

图 3-1 任意模拟输入的 Δ-Σ 调制器位流输出

当图 3-1 中绿色调制器位流的每个位生成时，它会通过数字滤波器传播以求平均值并进行抽取。在定义明确的时钟周期后，会生成高分辨率输出。图 3-2 使用简化模型概括介绍了 Δ-Σ ADC 数字滤波器行为。

图 3-2 简化数字滤波器模型

图 3-2 中的模型具有 N 级，每级都一个紫色的延迟块 (DB_X) 和一个橙色的乘法器组成，而蓝色的求和点会聚合所有级中的信息来生成经过滤波和抽取的输出。当绿色位流的每个位进入滤波器时，它会一次通过延迟块一个调制器时钟周期 (t_MOD = 1 / f_MOD)。仅当序列中的第一个位到达最后一个延迟块时，数字滤波器才会生成经过滤波和抽取的蓝色输出。假设 ADC 会连续进行采样，此序列会在后续 t_MOD 周期期间重新开始，并在 N 个 t_MOD 周期过后生成下一个输出。因此，当数字滤波器具有 N 个延迟块和抽取率 N 时，转换周期 t_CP 可以通过方程式 1 计算得出：

方程式 1 和图 3-2 中的变量 N 通常是指过采样率 (OSR)。OSR 决定了一个转换周期内会对多少个样本一起求平均值。如方程式 1 所示，N (OSR) 的值越大，生成输出所需的时间就越长。不过，N (OSR) 值越大，由于会进行额外的求平均值，因此噪声通常会越小。

作为此行为的一个示例，图 3-3 显示了如何将图 3-1 中的红色调制器时钟和绿色位流施加于图 3-2 中的数字滤波器模型。在本例中，数字滤波器具有四个延迟块 (N = 4)，位流的前四个位具有任意值 1011b。

图 3-3 N = 4 时通过数字滤波器传播的调制器位流

如图 3-3 中第四个调制器周期所示，t_CP = 4 ∙ t_MOD，这就是位流到达本例中最后一个延迟块所需的时间。因此，数字滤波器的延迟块数量是导致 Δ-Σ ADC 转换延迟的主要因素。下一节对此主题进行了展开，使用图 3-2 中的数字滤波器模型分析了 Δ-Σ ADC 中常用的各种不同类型的低延迟滤波器，以及这些滤波器对模拟输入信号的响应情况。

本文并不对 Δ-Σ ADC 调制器操作和数字滤波器设计做进一步讨论。有关更多信息，请参阅 Δ-Σ ADC 中的数字滤波器类型 应用手册和 TI 高精度实验室 - ADC 内容。

Δ-Σ ADC 中常用的数字滤波器类型是 sinc 和宽带等有限脉冲响应 (FIR) 滤波器。本文档重点介绍了 sinc 滤波器的操作，因为它们通常只需五个或更少的转换周期即可稳定，因而延迟较小。相比之下，宽带滤波器可能最初需要数十个转换周期才能稳定，因此不适用于大多数多路复用应用。不过，同样的一般时序和工作原理可应用于具有宽带滤波器的 ADC。

在从位流输入到数字输出的延迟方面，上一节中介绍的简化数字滤波器模型实际上是一阶 sinc (sinc¹) 滤波器。更高阶的 sinc 滤波器可以近似为多个 sinc¹ 滤波器串联。例如，如果 sinc¹ 滤波器具有 N 个延迟块，那么三阶 sinc (sinc³) 滤波器具有 3 ∙ N 个延迟块。图 4-1 显示了如何针对 sinc³ 滤波器修改数字滤波器模型，其中三阶 (Sx) 各自包含 N 个延迟块。

图 4-1 简化 Sinc³ 数字滤波器模型

从图 4-1 中简化的 sinc³ 模型可以得出一个最重要的结果，那就是位流需要一个转换周期 (1 ∙ t_CP) 来到达每一阶（S1、S2 或 S3）的末端，其中 t_CP = N ∙ t_MOD。位流到达 S3 末端并计算出滤波抽取输出的总延迟是 t_TOTAL = 3 ∙ t_CP。不过，在生成此初始输出后，更高阶的 sinc 滤波器可以在特定条件（本文档中通篇所述）下每个转换周期 (1 ∙ t_CP) 后输出经过滤波、抽取的数据。此行可实现，是因为调制器采样和数字滤波过程能够有效地对模拟输入的瞬态信息求平均值。因此，通常可以假定任何 X 连续转换周期内的数字滤波器数据都足够相似，能够在大多数情况下生成稳定的数据，其中 X 是 sinc 滤波器阶数。在此假定下工作能够降低更高阶滤波器的噪声，同时还可避免第一个输出所需的额外多重转换周期延迟。

不过，如果模拟输入实际上会在转换过程中显著变化，此假定可能导致不稳定的转换结果。例如，图 4-2 显示了在转换周期 N (t_CP(N)) 完成后向 ADC 施加阶跃输入时，sinc¹、sinc³ 和五阶 (sinc⁵) 滤波器的响应情况。

图 4-2 Sinc 滤波器对阶跃输入的响应

在图 4-2 中，–FS 输入会在 N-5 至 N 期间施加于所选的 ADC 通道。在此期间，每个 sinc 滤波器都会在每个转换周期后输出稳定的转换结果。不过，+FS 阶跃输入会在 N 至 N+1 期间施加于同一 ADC 通道。虽然此变化几乎是在模拟域瞬间发生（假定无需任何模拟稳定时间），但稳定的输出数据会有所延迟，进而导致转换延迟 t_CL 增加：

• 橙色 sinc¹ 滤波器具有 t_CL ≅ 1 ∙ t_CP
• 蓝色 sinc³ 滤波器具有 t_CL ≅ 3 ∙ t_CP
• 紫色 sinc⁵ 滤波器具有 t_CL ≅ 5 ∙ t_CP

请注意，前面所列的 t_CL 是近似值，因为稳定的转换结果可能需要额外的处理时间或用户定义的延迟，如表 2-1 所述。

为了更好地了解稳定的数据会出现延迟的原因，图 4-3 中结合了图 4-1 中的简化 sinc³ 数字滤波器模型和图 4-2 中的蓝色 sinc³ 滤波器响应，展示了如何在转换周期 N-2 至 N+3 期间通过每个 sinc³ 滤波器级传播模拟输入。