ZHCSJS3E may   2019  – june 2023 TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 修订历史记录
  6. 5 器件比较
    1. 5.1 相关产品
  7. 6 终端配置和功能
    1. 6.1 引脚图
    2. 6.2 引脚属性
    3. 6.3 信号说明
      1. 6.3.1 模拟信号
      2. 6.3.2 数字信号
      3. 6.3.3 电源和接地
      4. 6.3.4 测试、JTAG 和复位
    4. 6.4 带有内部上拉和下拉的引脚
    5. 6.5 引脚复用
      1. 6.5.1 “GPIO 多路复用引脚”表
      2. 6.5.2 输入 X-BAR
      3. 6.5.3 输出 X-BAR、CLB X-BAR、CLB 输出 X-BAR 和 ePWM X-BAR
      4. 6.5.4 USB 引脚多路复用
      5. 6.5.5 高速 SPI 引脚多路复用
      6. 6.5.6 高速 SSI 引脚多路复用
    6. 6.6 未使用引脚的连接
  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级 - 商用
    3. 7.3  ESD 等级 - 汽车
    4. 7.4  建议运行条件
    5. 7.5  功耗摘要
      1. 7.5.1 系统电流消耗（外部电源）
      2. 7.5.2 工作模式测试说明
      3. 7.5.3 电流消耗图
      4. 7.5.4 减少电流消耗
        1. 7.5.4.1 每个禁用外设的典型电流降低
    6. 7.6  电气特性
    7. 7.7  ZWT 封装的热阻特性
    8. 7.8  PTP 封装的热阻特性
    9. 7.9  散热设计注意事项
    10. 7.10 系统
      1. 7.10.1  电源管理模块 (PMM)
        1. 7.10.1.1 引言
        2. 7.10.1.2 概述
          1. 7.10.1.2.1 电源轨监视器
          2. 7.10.1.2.2 I/O POR（上电复位）监视器
          3. 7.10.1.2.3 VDD POR（上电复位）监视器
          4. 7.10.1.2.4 外部监控器使用情况
          5. 7.10.1.2.5 延迟块
        3. 7.10.1.3 外部元件
          1. 7.10.1.3.1 去耦电容器
          2. 7.10.1.3.2 VDDIO 去耦
        4. 7.10.1.4 电源时序
          1. 7.10.1.4.1 电源引脚联动
          2. 7.10.1.4.2 信号引脚电源序列
          3. 7.10.1.4.3 电源引脚电源序列
            1. 7.10.1.4.3.1 电源序列
            2. 7.10.1.4.3.2 电源时序摘要和违规影响
            3. 7.10.1.4.3.3 电源压摆率
        5. 7.10.1.5 电源管理模块电气数据和时序
          1. 7.10.1.5.1 电源管理模块运行条件
          2. 7.10.1.5.2 电源管理模块特性
      2. 7.10.2  复位时序
        1. 7.10.2.1 复位源
        2. 7.10.2.2 复位电气数据和时序
          1. 7.10.2.2.1 复位 (XRSn) 时序要求
          2. 7.10.2.2.2 复位 (XRSn) 开关特性
          3. 7.10.2.2.3 复位时序图
      3. 7.10.3  时钟规格
        1. 7.10.3.1 时钟源
        2. 7.10.3.2 时钟频率、要求和特性
          1. 7.10.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 7.10.3.2.1.1 输入时钟频率
            2. 7.10.3.2.1.2 XTAL 振荡器特性
            3. 7.10.3.2.1.3 X1 时序要求
            4. 7.10.3.2.1.4 AUXCLKIN 时序要求
            5. 7.10.3.2.1.5 APLL 特性
          2. 7.10.3.2.2 内部时钟频率
            1. 7.10.3.2.2.1 内部时钟频率
          3. 7.10.3.2.3 输出时钟频率和开关特性
            1. 7.10.3.2.3.1 XCLKOUT 开关特征（旁路或启用 PLL）
        3. 7.10.3.3 输入时钟
        4. 7.10.3.4 XTAL 振荡器
          1. 7.10.3.4.1 引言
          2. 7.10.3.4.2 概述
            1. 7.10.3.4.2.1 电子振荡器
              1. 7.10.3.4.2.1.1 运行模式
                1. 7.10.3.4.2.1.1.1 晶体的工作模式
                2. 7.10.3.4.2.1.1.2 单端工作模式
              2. 7.10.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 7.10.3.4.2.2 石英晶体
            3. 7.10.3.4.2.3 GPIO 工作模式
          3. 7.10.3.4.3 正常运行
            1. 7.10.3.4.3.1 ESR – 有效串联电阻
            2. 7.10.3.4.3.2 Rneg - 负电阻
            3. 7.10.3.4.3.3 启动时间
              1. 7.10.3.4.3.3.1 X1/X2 前提条件
            4. 7.10.3.4.3.4 DL – 驱动电平
          4. 7.10.3.4.4 如何选择晶体
          5. 7.10.3.4.5 测试
          6. 7.10.3.4.6 常见问题和调试提示
          7. 7.10.3.4.7 晶体振荡器规格
            1. 7.10.3.4.7.1 晶体振荡器电气特性
            2. 7.10.3.4.7.2 晶振等效串联电阻 (ESR) 要求
            3. 7.10.3.4.7.3 晶体振荡器参数
            4. 7.10.3.4.7.4 晶体振荡器电气特性
        5. 7.10.3.5 内部振荡器
          1. 7.10.3.5.1 INTOSC 特性
      4. 7.10.4  闪存参数
        1. 7.10.4.1 闪存参数 
        2.       111
      5. 7.10.5  RAM 规格
      6. 7.10.6  ROM 规格
      7. 7.10.7  仿真/JTAG
        1. 7.10.7.1 JTAG 电气数据和时序
          1. 7.10.7.1.1 JTAG 时序要求
          2. 7.10.7.1.2 JTAG 开关特征
          3. 7.10.7.1.3 JTAG 时序
      8. 7.10.8  GPIO 电气数据和时序
        1. 7.10.8.1 GPIO - 输出时序
          1. 7.10.8.1.1 通用输出开关特征
          2. 7.10.8.1.2 通用输出时序
        2. 7.10.8.2 GPIO - 输入时序
          1. 7.10.8.2.1 通用输入时序要求
          2. 7.10.8.2.2 采样模式
        3. 7.10.8.3 输入信号的采样窗口宽度
      9. 7.10.9  中断
        1. 7.10.9.1 外部中断 (XINT) 电气数据和时序
          1. 7.10.9.1.1 外部中断时序要求
          2. 7.10.9.1.2 外部中断开关特性
          3. 7.10.9.1.3 外部中断时序
      10. 7.10.10 低功率模式
        1. 7.10.10.1 时钟门控低功耗模式
        2. 7.10.10.2 低功耗模式唤醒时序
          1. 7.10.10.2.1 空闲模式时序要求
          2. 7.10.10.2.2 空闲模式开关特性
          3. 7.10.10.2.3 空闲进入和退出时序图
          4. 7.10.10.2.4 待机模式时序要求
          5. 7.10.10.2.5 待机模式开关特征
          6. 7.10.10.2.6 待机模式进入和退出时序图
      11. 7.10.11 外部存储器接口 (EMIF)
        1. 7.10.11.1 异步存储器支持
        2. 7.10.11.2 同步 DRAM 支持
        3. 7.10.11.3 EMIF 电气数据和时序
          1. 7.10.11.3.1 异步 RAM
            1. 7.10.11.3.1.1 EMIF 异步内存时序要求
            2. 7.10.11.3.1.2 EMIF 异步存储器开关特性
            3. 7.10.11.3.1.3 EMIF 异步存储器时序图
          2. 7.10.11.3.2 同步 RAM
            1. 7.10.11.3.2.1 EMIF 同步存储器时序要求
            2. 7.10.11.3.2.2 EMIF 同步存储器开关特征
            3. 7.10.11.3.2.3 EMIF 同步存储器时序图
    11. 7.11 C28x 模拟外设
      1. 7.11.1 模拟子系统
      2. 7.11.2 模数转换器 (ADC)
        1. 7.11.2.1 结果寄存器映射
        2. 7.11.2.2 ADC 可配置性
          1. 7.11.2.2.1 信号模式
        3. 7.11.2.3 ADC 电气数据和时序
          1. 7.11.2.3.1 ADC 工作条件（16 位、差分）
            1. 7.11.2.3.1.1 ADC 工作条件（16 位、差分）注意事项
          2. 7.11.2.3.2 ADC 特性（16 位、差分）
          3. 7.11.2.3.3 ADC 运行条件（16 位、单端）
            1. 7.11.2.3.3.1 ADC 工作条件（16 位、单端）注意事项
          4. 7.11.2.3.4 ADC 特性（16 位、单端）
          5. 7.11.2.3.5 ADC 工作条件（12 位、单端）
            1. 7.11.2.3.5.1 ADC 工作条件（12 位、单端）注意事项
          6. 7.11.2.3.6 ADC 特性（12 位、单端）
          7. 7.11.2.3.7 ADCEXTSOC 时序要求
          8. 7.11.2.3.8 ADC 输入模型
            1. 7.11.2.3.8.1 单端输入模型参数（12 位分辨率）
            2. 7.11.2.3.8.2 单端输入模型参数（16 位分辨率）
            3. 7.11.2.3.8.3 单端输入模型
            4. 7.11.2.3.8.4 差分输入模型参数（16 位分辨率）
            5. 7.11.2.3.8.5 差分输入模型
          9. 7.11.2.3.9 ADC 时序图
            1. 7.11.2.3.9.1 12 位模式下的 ADC 时序（SYSCLK 周期）
            2. 7.11.2.3.9.2 16 位模式下的 ADC 时序
        4. 7.11.2.4 温度传感器电气数据和时序
          1. 7.11.2.4.1 温度传感器特征
      3. 7.11.3 比较器子系统 (CMPSS)
        1. 7.11.3.1 CMPSS 电气数据和时序
          1. 7.11.3.1.1 比较器电气特性
          2. 7.11.3.1.2 CMPSS 比较器以输入为基准的偏移量和迟滞
          3. 7.11.3.1.3 CMPSS DAC 静态电气特性
          4. 7.11.3.1.4 CMPSS 示意图
          5. 7.11.3.1.5 CMPSS DAC 动态误差
      4. 7.11.4 缓冲数模转换器 (DAC)
        1. 7.11.4.1 缓冲 DAC 电气数据和时序
          1. 7.11.4.1.1 缓冲 DAC 运行条件
          2. 7.11.4.1.2 缓冲 DAC 电气特性
          3. 7.11.4.1.3 缓冲 DAC 注意事项和示意图
    12. 7.12 C28x 控制外设
      1. 7.12.1 增强型捕捉 (eCAP) 和高分辨率捕捉 (HRCAP)
        1. 7.12.1.1 eCAP 同步
        2. 7.12.1.2 eCAP 电气数据和时序
          1. 7.12.1.2.1 eCAP 时序要求
          2. 7.12.1.2.2 eCAP 开关特性
        3. 7.12.1.3 HRCAP 电气数据和时序
          1. 7.12.1.3.1 HRCAP 开关特性
          2. 7.12.1.3.2 HRCAP 图
      2. 7.12.2 增强型脉宽调制器 (ePWM)
        1. 7.12.2.1 控制外设同步
        2. 7.12.2.2 ePWM 电气数据和时序
          1. 7.12.2.2.1 ePWM 时序要求
          2. 7.12.2.2.2 ePWM 开关特性
          3. 7.12.2.2.3 跳闸区输入时序
            1. 7.12.2.2.3.1 跳闸区域输入时序要求
        3. 7.12.2.3 外部 ADC 转换启动电气数据和时序
          1. 7.12.2.3.1 外部 ADC 转换启动开关特性
      3. 7.12.3 高分辨率脉宽调制器 (HRPWM)
        1. 7.12.3.1 HRPWM 电气数据和时序
          1. 7.12.3.1.1 高分辨率 PWM 特性
      4. 7.12.4 增强型正交编码器脉冲 (eQEP)
        1. 7.12.4.1 eQEP 电气数据和时序
          1. 7.12.4.1.1 eQEP 时序要求
          2. 7.12.4.1.2 eQEP 开关特性
      5. 7.12.5 Σ-Δ 滤波器模块 (SDFM)
        1. 7.12.5.1 SDFM 电气数据和时序（使用 ASYNC）
          1. 7.12.5.1.1 使用异步 GPIO (ASYNC) 选项时的 SDFM 时序要求
          2. 7.12.5.1.2 SDFM 时序图
    13. 7.13 C28x 通信外设
      1. 7.13.1 控制器局域网 (CAN)
      2. 7.13.2 快速串行接口 (FSI)
        1. 7.13.2.1 FSI 变送器
          1. 7.13.2.1.1 FSITX 电气数据和时序
            1. 7.13.2.1.1.1 FSITX 开关特性
            2. 7.13.2.1.1.2 FSITX 时序
        2. 7.13.2.2 FSI 接收器
          1. 7.13.2.2.1 FSIRX 电气数据和时序
            1. 7.13.2.2.1.1 FSIRX 时序要求
            2. 7.13.2.2.1.2 FSIRX 开关特性
            3. 7.13.2.2.1.3 FSIRX 时序图
        3. 7.13.2.3 SPI 信令模式
          1. 7.13.2.3.1 FSITX SPI 信令模式电气数据和时序
            1. 7.13.2.3.1.1 FSITX SPI 信令模式开关特性
            2. 7.13.2.3.1.2 FSITX SPI 信令模式时序
      3. 7.13.3 内部集成电路 (I2C)
        1. 7.13.3.1 I2C 电气数据和时序
          1. 7.13.3.1.1 I2C 时序要求
          2. 7.13.3.1.2 I2C 开关特征
          3. 7.13.3.1.3 I2C 时序图
      4. 7.13.4 多通道缓冲串行端口 (McBSP)
        1. 7.13.4.1 McBSP 电气数据和时序
          1. 7.13.4.1.1 McBSP 传输和接收时序
            1. 7.13.4.1.1.1 McBSP 时序要求
            2. 7.13.4.1.1.2 McBSP 开关特征
            3. 7.13.4.1.1.3 McBSP 接收和发送时序图
          2. 7.13.4.1.2 McBSP 作为 SPI 主器件或从器件时序
            1. 7.13.4.1.2.1 McBSP 作为 SPI 主器件的时序要求
            2. 7.13.4.1.2.2 McBSP 作为 SPI 主器件开关特征
            3. 7.13.4.1.2.3 McBSP 作为 SPI 从器件的时序要求
            4. 7.13.4.1.2.4 McBSP 作为 SPI 从器件开关特性
            5. 7.13.4.1.2.5 McBSP 作为 SPI 主器件或从器件时序图
      5. 7.13.5 电源管理总线 (PMBus)
        1. 7.13.5.1 PMBus 电气数据和时序
          1. 7.13.5.1.1 PMBus 电气特性
          2. 7.13.5.1.2 PMBus 快速模式开关特性
          3. 7.13.5.1.3 PMBus 标准模式开关特性
      6. 7.13.6 串行通信接口 (SCI)
      7. 7.13.7 串行外设接口 (SPI)
        1. 7.13.7.1 SPI 电气数据和时序
          1. 7.13.7.1.1 SPI 主模式时序
            1. 7.13.7.1.1.1 SPI 主模式时序要求
            2. 7.13.7.1.1.2 SPI 主模式开关特性（时钟相位 = 0）
            3. 7.13.7.1.1.3 SPI 主模式开关特征（时钟相位 = 1）
            4. 7.13.7.1.1.4 SPI 主模式外部时序
          2. 7.13.7.1.2 SPI 从模式时序
            1. 7.13.7.1.2.1 SPI 从模式时序要求
            2. 7.13.7.1.2.2 SPI 从模式开关特性
            3. 7.13.7.1.2.3 SPI 从模式外部时序
      8. 7.13.8 EtherCAT 从站控制器 (ESC)
        1. 7.13.8.1 ESC 特性
        2. 7.13.8.2 ESC 子系统集成特性
        3. 7.13.8.3 EtherCAT IP 方框图
        4. 7.13.8.4 EtherCAT 电气数据和时序
          1. 7.13.8.4.1 EtherCAT 时序要求
          2. 7.13.8.4.2 EtherCAT 开关特性
          3. 7.13.8.4.3 EtherCAT 时序图
      9. 7.13.9 通用串行总线(USB)控制器
        1. 7.13.9.1 USB 电气数据和时序
          1. 7.13.9.1.1 USB 输入端口 DP 和 DM 时序要求
          2. 7.13.9.1.2 USB 输出端口 DP 和 DM 开关特性
    14. 7.14 连接管理器 (CM) 外设
      1. 7.14.1 模块化控制器局域网 (MCAN) [CAN FD]
      2. 7.14.2 以太网介质访问控制器 (EMAC)
        1. 7.14.2.1 MAC 特性
          1. 7.14.2.1.1 MAC Tx 和 Rx 特性
          2. 7.14.2.1.2 MAC Tx 特性
          3. 7.14.2.1.3 MAC Rx 特性
        2. 7.14.2.2 以太网电气数据和时序
          1. 7.14.2.2.1 以太网时序要求
          2. 7.14.2.2.2 以太网开关特性
          3. 7.14.2.2.3 以太网时序图
        3. 7.14.2.3 以太网 REVMII 电气数据和时序
          1. 7.14.2.3.1 以太网 REVMII 时序要求
          2. 7.14.2.3.2 以太网 REVMII 开关特性
      3. 7.14.3 内部集成电路 (CM-I2C)
        1. 7.14.3.1 CM-I2C 电气数据和时序
          1. 7.14.3.1.1 CM-I2C 时序要求
          2. 7.14.3.1.2 CM-I2C 开关特性
          3. 7.14.3.1.3 CM-I2C 时序图
      4. 7.14.4 同步串行接口 (SSI)
        1. 7.14.4.1 SSI 电气数据和时序
          1. 7.14.4.1.1 SSI 时序要求
          2. 7.14.4.1.2 SS 特性
          3. 7.14.4.1.3 SSI 时序图
      5. 7.14.5 通用异步接收器/发送器 (CM-UART)
      6. 7.14.6 跟踪端口的接口单元（TPIU）
        1. 7.14.6.1 TPIU 电气数据和时序
          1. 7.14.6.1.1 跟踪端口开关特性
  9. 8 详细说明
    1. 8.1  概述
    2. 8.2  功能方框图
    3. 8.3  存储器
      1. 8.3.1 C28x 存储器映射
      2. 8.3.2 C28x 闪存存储器映射
      3. 8.3.3 外设寄存器存储器映射
      4. 8.3.4 EMIF 芯片选择存储器映射
      5. 8.3.5 CM 存储器映射
      6. 8.3.6 CM 闪存存储器映射
      7. 8.3.7 外设寄存器存储器映射 (CM)
      8. 8.3.8 存储器类型
        1. 8.3.8.1 专用 RAM（Mx 和 Dx RAM）
        2. 8.3.8.2 本地共享 RAM (LSx RAM)
        3. 8.3.8.3 全局共享 RAM (GSx RAM)
        4. 8.3.8.4 CPU 消息 RAM (CPU MSGRAM)
        5. 8.3.8.5 CLA 消息 RAM (CLA MSGRAM)
        6. 8.3.8.6 CLA - DMA 消息 RAM (CLA-DMA MSGRAM)
        7. 8.3.8.7 CPUx - CM 消息 RAM (CPUx-CM MSGRAM)
        8. 8.3.8.8 专用 RAM (C0/C1 RAM)
        9. 8.3.8.9 共享 RAM（E0 和 Sx RAM）
    4. 8.4  标识
    5. 8.5  总线架构 - 外设连接
    6. 8.6  引导 ROM 和外设引导
      1. 8.6.1 器件引导
      2. 8.6.2 器件引导模式
      3. 8.6.3 器件引导配置
      4. 8.6.4 CPU1 的 GPIO 分配
    7. 8.7  双代码安全模块 (DCSM)
    8. 8.8  C28x (CPU1/CPU2) 子系统
      1. 8.8.1  C28x 处理器
        1. 8.8.1.1 浮点单元
        2. 8.8.1.2 三角函数加速器
        3. 8.8.1.3 快速整数除法单元
        4. 8.8.1.4 VCRC 单元
      2. 8.8.2  嵌入式实时分析和诊断 (ERAD)
      3. 8.8.3  背景 CRC-32 (BGCRC)
      4. 8.8.4  控制律加速器 (CLA)
      5. 8.8.5  直接存储器访问 (DMA)
      6. 8.8.6  处理器间通信 (IPC) 模块
      7. 8.8.7  C28x 计时器
      8. 8.8.8  双路时钟比较器 (DCC)
        1. 8.8.8.1 特性
        2. 8.8.8.2 DCCx（DCC0、DCC1 和 DCC2）时钟源输入映射
      9. 8.8.9  带有看门狗计时器的非可屏蔽中断 (NMIWD)
      10. 8.8.10 看门狗
      11. 8.8.11 可配置逻辑块 (CLB)
    9. 8.9  连接管理器 (CM) 子系统
      1. 8.9.1  Arm Cortex-M4 处理器
      2. 8.9.2  嵌套矢量中断控制器 (NVIC)
      3. 8.9.3  高级加密标准 (AES) 加速器
      4. 8.9.4  通用循环冗余校验 (GCRC) 模块
      5. 8.9.5  CM 不可屏蔽中断 (CMNMI) 模块
      6. 8.9.6  存储器保护单元 (MPU)
      7. 8.9.7  微型直接存储器访问 (µDMA)
      8. 8.9.8  看门狗
      9. 8.9.9  CM 时钟
        1. 8.9.9.1 CM 时钟源
      10. 8.9.10 CM 计时器
    10. 8.10 功能安全
  10. 9 应用、实施和布局
    1. 9.1 应用和实施
    2. 9.2 器件主要特性
    3. 9.3 应用信息
      1. 9.3.1 典型应用
        1. 9.3.1.1 高压牵引逆变器
          1. 9.3.1.1.1 系统方框图
          2. 9.3.1.1.2 高压牵引逆变器资源
        2. 9.3.1.2 车载充电器 (OBC)
          1. 9.3.1.2.1 系统方框图
          2. 9.3.1.2.2 OBC 资源
        3. 9.3.1.3 伺服驱动器控制模块
          1. 9.3.1.3.1 系统方框图
          2. 9.3.1.3.2 伺服驱动器控制模块资源
        4. 9.3.1.4 微型光伏逆变器
          1. 9.3.1.4.1 系统方框图
          2. 9.3.1.4.2 微型光伏逆变器资源
  11. 10器件和文档支持
    1. 10.1 入门和后续步骤
    2. 10.2 器件和开发支持工具命名规则
    3. 10.3 标识
    4. 10.4 工具与软件
    5. 10.5 文档支持
    6. 10.6 支持资源
    7. 10.7 商标
    8. 10.8 静电放电警告
    9. 10.9 术语表
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ZWT|337
  • PTP|176
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.2 器件主要特性

表 9-1 器件主要特性
模块 特性 系统优势
C28x 处理
实时控制 CPU

高达 800MIPS

两个 C28x 内核：400MIPS (2 x 200MIPS)

两个 CLA 内核：400MIPS (2 x 200MIPS)

闪存：高达 1MB（每个 C28x CPU 为 512KB）

RAM：高达 216 KB

64 位浮点单元 (FPU64)

三角法数学单元 (TMU)

CRC 引擎和指令 (VCRC)

快速整数除法 (FINTDIV)

TI 的两个 32 位 C28x DSP 内核可为从片上闪存或 SRAM 运行的浮点或定点代码提供 400MHz 的信号处理性能。

为从片上闪存或 SRAM 运行的浮点或定点代码提供 400 MHz 的信号处理性能。

CLA：允许用户与主 CPU 同时执行时间关键型控制环路

FPU64：原生硬件支持 IEEE-754 双精度浮点运算

TMU：使用加速器加快三角函数和算术运算执行速度，从而提高控制应用的计算速度（例如 PLL 和 DQ 变换）。有助于实现更快的控制环路，从而提高效率和优化元件尺寸。

特殊指令支持非线性 PID 控制算法

VCRC： 提供了一种简单的方法来验证大型数据块、通信数据包或代码段上的数据完整性。

FINTDIV：支持线性除法运算，例如控制算法中使用的欧几里得和模数除法

请参阅展示 C2000™ 控制 MCU 优化信号链的实时基准测试。
毫米波和AVDS
模数转换器 (ADC)（可配置 12 位或 16 位）

四个 ADC 模块

16 位模式：(1.1MSPS)

单端模式：高达 24 通道

差分模式：高达 12 通道

12 位模式：(3.5MSPS)

单端模式：高达 24 通道

ADC 对全部三相电流和直流总线进行精准并行采样，且具有零抖动。

ADC 后处理 - 片上硬件将降低 ADC ISR 复杂度并缩短电流环路周期。

增加 ADC 数量在多相应用中很有用。提供更高的有效 MSPS（过采样）和典型 ENOB 以实现更好的控制环路性能。
比较器子系统 (CMPSS) CMPSS

8 个窗口比较器

三个 12 位 DAC

60ns 跳闸检测时间

DAC 斜坡生成

外部引脚上提供低 DAC 输出

数字滤波器

斜率补偿

系统保护无误报：

比较器子系统 (CMPSS) 模块适用于峰值电流模式控制、开关模式电源、功率因数校正和电压跳闸监控等应用。

借助模拟比较器子系统提供的消隐窗口和滤波功能，PWM 跳闸触发和消除不必要噪声变得非常容易。

提供更出色的控制精度。无需进一步的 CPU 配置即可通过比较器和 12 位 DAC (CMPSS) 控制 PWM。

使用同一引脚实现保护和控制。
Σ-Δ 滤波器模块 (SDFM)

多达 8 个独立可配置的数字比较器滤波器通道

多达 8 个独立可配置的数字数据滤波器通道

通过增强型 Δ-Σ 调制器实现电隔离。

SDFM 与外部 Δ-Σ 调制器 ADC 相连接，非常适合需要隔离的信号。

比较器滤波器支持过流和欠流保护，但无需 CPU 干预即可使 PWM 跳闸。

数字数据滤波器可提供更高的 ENOB，从而实现更好的控制环路性能。
增强型正交编码器脉冲 (eQEP) 3 个 eQEP 模块 用于与线性或旋转增量编码器进行直接连接，以便获得高性能运动和位置控制系统中使用的旋转机器的位置、方向和速度信息。另外，也可以在其他应用中用于对来自外部器件（例如传感器）的输入脉冲进行计数。
增强型捕捉 (eCAP)/高分辨率增强型捕捉 (HRCAP)

7 个 eCAP 模块（2 个具有 HRCAP 功能）

测量事件之间经过的时间（最多 4 个带时间戳的事件）。

通过输入 X-BAR 连接到任何 GPIO。

当未用于采集模式时，eCAP 模块可配置为单通道 PWM 输出 (APWM)。

eCAP 的应用包含：

旋转机械的速度测量（例如，通过霍尔传感器感应齿状链轮）

位置传感器脉冲之间的持续时间测量

脉冲序列信号的周期和占空比测量

对来自占空比编码电流/电压传感器的电流或电压幅度进行解码

2 个 HRCAP 通道

能够以 300ps 的典型分辨率测量外部脉冲的宽度。

HRCAP 的应用包括：

脉冲序列周期的高分辨率周期和占空比测量

瞬时速度测量

瞬时频率测量

在一个隔离边界上的电压测量

距离/声纳测量和扫描

流量测量

电容式触控应用
驱动
增强型脉宽调制 (ePWM)/高分辨率脉宽调制 (HRPWM)

多达 32 个 ePWM 通道

能够生成具有死区的高侧/低侧 PWM

支持谷底开关（能够在谷点切换 PWM 输出）以及消隐窗口等特性

灵活的 PWM 波形生成功能，具有出色的电源拓扑覆盖范围。

影子化死区本身和影子化动作限定器可实现自适应 PWM 生成和保护，从而提高控制精度并降低功率损耗。

可改善功率因数 (PF) 和总谐波失真 (THD)，这在功率因数校正 (PFC) 应用中尤为重要。可提高轻载效率。

HRPWM 功能：

所有 16 个通道均提供高分辨率功能 (150ps)

为占空比、周期、死区以及相位偏移提供 150ps 的步长，精度提高 99%

有利于精确控制并实现性能更佳的高频功率转换。

实现更干净的波形并避免输出端产生振荡/限制周期。

一次性和全局重新加载功能

对于变频和多相直流/直流应用至关重要，有助于实现高频控制环路 (>2MHz)。

能够在高频下控制交错式 LLC 拓扑

针对逐周期 (CBC) 跳闸事件和一次性跳闸 (OST) 跳闸事件进行独立 PWM 操作

 提供逐周期保护并在故障条件下完全关闭 PWM。有助于实现多相 PFC 或直流/直流控制。
在 SYNC 时加载（支持在发生 SYNC 事件时的“影子到活动”加载） 支持变频应用（允许在功率转换中进行 LLC 控制）。
无需软件干预即可关闭 PWM（无 ISR 延迟） 在出现故障时提供快速保护
延迟跳闸功能 有助于利用峰值电流模式控制 (PCMC) 相移全桥 (PSFB) 直流/直流转换器轻松实现死区，无需占用大量 CPU 资源（即使发生基于比较器、跳闸或同步输入事件的触发事件时也是如此）。
死区发生器 (DB) 子模块 通过向 PWM 信号上升沿 (RED) 和下降沿 (FED) 添加可编程延迟，防止高侧和低侧栅极同时导通。
灵活的 PWM 相位关系和计时器同步 每个 ePWM 模块都能与其他 ePWM 模块或其他外设同步。可使 PWM 边沿与特定事件完全保持同步。

支持采用特定采样窗口实现灵活的 ADC 调度，与功率器件切换保持同步。
CONNECTIVITY
快速串行接口 (FSI) 最多 2 个 FSI 变送器和 8 个 FSI 接收器

串行通信外设能够跨隔离器件进行可靠的高速通信（高达 200MHz）

 更灵活的通信选项。快速串行接口可用于低引脚数的高速通信，甚至能够以高达 200Mbps 的速度跨越隔离边界进行通信。
串行外设接口 (SPI) 4 个高速 SPI 端口 支持 50MHz
串行通信接口 (SCI) 4 个 SCI (UART) 模块 与控制器连接
控制器局域网 (CAN/DCAN) 2 个 DCAN 模块

（可分配给连接管理器 (M4)）

 能够兼容经典 CAN 模块
控制器局域网 (CAN FD/MCAN) 1 个 CAN FD/MCAN 模块

[可分配给连接管理器 (M4)]

 CAN FD（灵活数据速率）是经典 CAN 协议的增强版本。CAN FD 有助于动态切换到数据段的更高比特率 (>1Mbps)，并允许最多 64 个字节，而经典 CAN 只允许 8 个字节。这是在无需更改物理层的情况下实现的。因此与传统 CAN 相比，该协议具有更高带宽增益。使用 CAN FD 的系统受益于更快的现场闪存更新。
内部集成电路 (I2C) 2 个 I2C 模块 与外部 EEPROM、传感器或控制器连接
多通道缓冲串行端口 (McBSP) 多达 2 个 McBSP 模块 连接高速外部 ADC 或其他 SPI 外设
电源管理总线 (PMBus)

1 个 PMBus 模块

符合 SMI Forum PMBus 规范（第 I 部分 v1.0 和第 II 部分 v1.1）

 基于硬件的无缝主机通信
支持 ASRAM 和 SDRAM 的外部存储器接口 (EMIF) 两个 EMIF 模块，为每个 CPU 子系统提供专用的 EMIF。 连接外部 ASRAM 和 SDRAM
其他系统特性
可配置逻辑块 (CLB)

一组可配置的块，可使用软件互连这些块以实现自定义数字逻辑功能

用户自定义的 PWM 保护特性，用于减少复杂算法/状态机的自定义逻辑，自定义外设，以及在伺服驱动器中实现绝对编码器。

用户还用于保护多级逆变器/PFC 或多级直流/直流转换器。

提供围绕现有 IP（如 ETPWM、ECAP、QEP 和 GPIO）来构建逻辑的功能。

支持开发独特的 IP（例如 PWM 安全模块、编码器引擎等）。
安全增强功能

双区域代码安全模块 (DCSM)

安全启动

JTAGLOCK

AES 加速

背景 CRC (BGCRC)

通用 CRC (GCRC)

看门狗

寄存器受写保护

丢失时钟检测逻辑 (MCD)

纠错码 (ECC) 和奇偶校验

双路时钟比较器 (DCC)

DCSM：防止对专有代码进行复制和逆向工程

安全启动：使用 AES128 CMAC 算法来确保器件上运行的代码真实可靠

JTAGLOCK：能够阻止器件仿真

AES 加速：硬件加速器显著缩短了处理加密消息的周期时间，同时释放了 CPU 带宽

BGCRC：在无 CPU 开销且不影响系统性能的情况下检查存储器完整性

GCRC：指定连接管理器模块用于计算可配置存储器块上的 CRC 值

看门狗：如果 CPU 陷入无休止的执行循环，则会产生复位

寄存器受写保护：

针对系统配置寄存器进行锁定保护

防止虚假 CPU 写入

MCD：自动时钟故障检测

ECC 和奇偶校验：single-bit 纠错和 double-bit 错误检测

DCC：用于检测时钟源故障
交叉开关 (XBAR)

可灵活连接各种配置中的器件输入、输出和内部资源。

• 输入 X-BAR

• 输出 X-BAR

• ePWM X-BAR

• CLB 输入 X-BAR

• CLB 输出 X-BAR

• CLB X-BAR

增强硬件设计的通用性：

输入 X-BAR：将信号从任何 GPIO 路由到芯片内的多个 IP 块

输出 XBAR：将内部信号路由到指定的 GPIO 引脚上

ePWM X-BAR：将内部信号从各种 IP 块路由到 ePWM

CLB 输入 X-BAR：允许用户将信号直接从任何 GPIO 路由到可配置逻辑块 (CLB)

CLB 输出 X-BAR：允许用户将信号从 CLB 逻辑块传输到指定的 GPIO 引脚

CLB X-BAR：允许用户将信号从各种 IP 块传输到 CLB
M4 处理
实时连接

专用、完全可编程

通信子系统 Arm® Cortex®-M4

高达 125MIPS

闪存：512KB

RAM：96KB

 实现与实时控制系统的并行通信。这在不影响实时控制子系统内关键时序的情况下提高了总体系统性能。
微型直接存储器访问 (μDMA) 控制器 32 通道 直接存储器访问 (DMA) 模块提供了一种在外设和/或存储器之间传输数据而无需 CPU 干预的硬件方法，从而释放 CPU 带宽供其他系统功能使用。
以太网 MAC 支持工业网络和工厂自动化
EtherCAT Beckhoff Automation™ 发明的集成 EtherCAT® 从站控制器 (ESC) IP 开发具有低延迟和较短周期时间的基于工业以太网的现场总线系统。利用 EtherCAT 硬件的“动态”帧处理和转发特性。运行 EtherCAT 从站堆栈和应用软件以实现 EtherCAT 从站节点。
USB 可用于系统数据记录以及引导至 USB 以更新片上闪存