ZHCSQ63 may 2023 LMK04368-EP
PRODUCTION DATA
为了确保 JESD204B/C 正常运行,必须调整 SYSREF 和器件时钟之间的时序关系,以便获得出色的建立时间和保持时间,如图 8-6 所示。为了在 SYSREF 和器件时钟之间提供所需的建立时间和保持时间,可以调整全局 SYSREF 数字延迟 (SYSREF_DDLY)、本地 SYSREF 数字延迟 (SCLKX_Y_DDLY)、本地 SYSREF 半步进 (SCLKX_Y_HS) 和本地 SYSREF 模拟延迟(SCLKX_Y_ADLY、SCLK2_3_ADLY_EN)。还可以调整器件时钟数字延迟 (DCLKX_Y_DDLY) 和半步进(DCLK0_1_HS、DCLK0_1_DCC),以便相对于 SYSREF 调整相位。
根据 DCLKout_X 路径设置,本地 SCLK_X_Y_DDLY 可能需要调整因子。以下公式可用于计算将 SYSREF 与相应的 DCLKOUT 对齐所需的数字延迟值
SYSREF_DDLY > 7;SCLK_X_Y_DDLY > 1。
DCLK 和 HS | DCLK_HS_ADJUST |
---|---|
0 | 0 |
1 | 1 |
例如:DCLKX_Y_DIV = 32、DCLKX_Y_DDLY = 10、DCC&HS = 1;
SYSREF_DDLY=10 – 1 + 0 + 1 – 2 = 8