ZHCSQ63 may   2023 LMK04368-EP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
    7. 6.7 时序图
    8. 6.8 典型特性
  8. 7 参数测量信息
    1. 7.1 电荷泵电流规格定义
      1. 7.1.1 电荷泵输出电流幅度变化与电荷泵输出电压间的关系
      2. 7.1.2 电荷泵灌电流与电荷泵输出拉电流失配间的关系
      3. 7.1.3 电荷泵输出电流幅度变化与环境温度间的关系
    2. 7.2 差分电压测量术语
  9. 8 详细说明
    1. 8.1 概述
      1. 8.1.1 与 LMK04832 的区别
        1. 8.1.1.1 抖动清除
        2. 8.1.1.2 JEDEC JESD204B/C 支持
      2. 8.1.2 时钟输入
        1. 8.1.2.1 PLL1 的输入
        2. 8.1.2.2 PLL2 的输入
        3. 8.1.2.3 使用时钟分配模式时的输入
      3. 8.1.3 PLL1
        1. 8.1.3.1 频率保持
        2. 8.1.3.2 用于 PLL1 的外部 VCXO
      4. 8.1.4 PLL2
        1. 8.1.4.1 PLL2 的内部 VCO
        2. 8.1.4.2 外部 VCO 模式
      5. 8.1.5 时钟分配
        1. 8.1.5.1 时钟分频器
        2. 8.1.5.2 高性能分频器旁路模式
        3. 8.1.5.3 SYSREF 时钟分频器
        4. 8.1.5.4 器件时钟延迟
        5. 8.1.5.5 动态数字延迟
        6. 8.1.5.6 SYSREF 延迟：全局和本地
        7. 8.1.5.7 可编程输出格式
        8. 8.1.5.8 时钟输出同步
      6. 8.1.6 0 延迟
      7. 8.1.7 状态引脚
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 同步 PLL R 分频器
        1. 8.3.1.1 PLL1 R 分频器同步
        2. 8.3.1.2 PLL2 R 分频器同步
      2. 8.3.2 SYNC/SYSREF
      3. 8.3.3 JEDEC JESD204B/C
        1. 8.3.3.1 如何启用 SYSREF
          1. 8.3.3.1.1 SYSREF 设置示例
          2. 8.3.3.1.2 SYSREF_CLR
        2. 8.3.3.2 SYSREF 模式
          1. 8.3.3.2.1 SYSREF 脉冲发生器
          2. 8.3.3.2.2 连续 SYSREF
          3. 8.3.3.2.3 SYSREF 请求
      4. 8.3.4 数字延迟
        1. 8.3.4.1 固定数字延迟
        2. 8.3.4.2 固定数字延迟示例
        3. 8.3.4.3 动态数字延迟
        4. 8.3.4.4 单个和多个动态数字延迟示例
      5. 8.3.5 SYSREF 与器件时钟对齐
      6. 8.3.6 输入时钟切换
        1. 8.3.6.1 输入时钟切换 - 手动模式
        2. 8.3.6.2 输入时钟切换 - 引脚选择模式
        3. 8.3.6.3 输入时钟切换 - 自动模式
      7. 8.3.7 数字锁定检测 (DLD)
        1. 8.3.7.1 计算数字锁定检测频率精度
      8. 8.3.8 保持
        1. 8.3.8.1 启用保持
          1. 8.3.8.1.1 固定（手动）CPout1 保持模式
          2. 8.3.8.1.2 跟踪 CPout1 保持模式
        2. 8.3.8.2 在保持期间
        3. 8.3.8.3 退出保持
        4. 8.3.8.4 保持频率精度和 DAC 性能
      9. 8.3.9 PLL2 环路滤波器
    4. 8.4 器件功能模式
      1. 8.4.1 双 PLL
        1. 8.4.1.1 双环路
        2. 8.4.1.2 具有级联 0 延迟的双环路
        3. 8.4.1.3 具有嵌套 0 延迟的双环路
      2. 8.4.2 单个 PLL
        1. 8.4.2.1 PLL2 单环路
          1. 8.4.2.1.1 具有 0 延迟的 PLL2 单环路
        2. 8.4.2.2 具有外部 VCO 的 PLL2
      3. 8.4.3 分配模式
    5. 8.5 编程
      1. 8.5.1 建议编程序列
    6. 8.6 寄存器映射
      1. 8.6.1 用于器件编程的寄存器映射
      2. 8.6.2 器件寄存器说明
        1. 8.6.2.1 系统功能
          1. 8.6.2.1.1 RESET、SPI_3WIRE_DIS
          2. 8.6.2.1.2 POWERDOWN
          3. 8.6.2.1.3 ID_DEVICE_TYPE
          4. 8.6.2.1.4 ID_PROD
          5. 8.6.2.1.5 ID_MASKREV
          6. 8.6.2.1.6 ID_VNDR
        2. 8.6.2.2 （0x100 至 0x137）器件时钟和 SYSREF 时钟输出控制
          1. 8.6.2.2.1 DCLKX_Y_DIV
          2. 8.6.2.2.2 DCLKX_Y_DDLY
          3. 8.6.2.2.3 CLKoutX_Y_PD、CLKoutX_Y_ODL、CLKoutX_Y_IDL、DCLKX_Y_DDLY_PD、DCLKX_Y_DDLY[9:8]、DCLKX_Y_DIV[9:8]
          4. 8.6.2.2.4 CLKoutX_SRC_MUX、DCLKX_Y_PD、DCLKX_Y_BYP、DCLKX_Y_DCC、DCLKX_Y_POL、DCLKX_Y_HS
          5. 8.6.2.2.5 CLKoutY_SRC_MUX、SCLKX_Y_PD、SCLKX_Y_DIS_MODE、SCLKX_Y_POL、SCLKX_Y_HS
          6. 8.6.2.2.6 SCLKX_Y_ADLY_EN、SCLKX_Y_ADLY
          7. 8.6.2.2.7 SCLKX_Y_DDLY
          8. 8.6.2.2.8 CLKoutY_FMT、CLKoutX_FMT
        3. 8.6.2.3 SYSREF、SYNC 和器件配置
          1. 8.6.2.3.1  VCO_MUX、OSCout_MUX、OSCout_FMT
          2. 8.6.2.3.2  SYSREF_REQ_EN、SYNC_BYPASS、SYSREF_MUX
          3. 8.6.2.3.3  SYSREF_DIV
          4. 8.6.2.3.4  SYSREF_DDLY
          5. 8.6.2.3.5  SYSREF_PULSE_CNT
          6. 8.6.2.3.6  PLL2_RCLK_MUX、PLL2_NCLK_MUX、PLL1_NCLK_MUX、FB_MUX、FB_MUX_EN
          7. 8.6.2.3.7  PLL1_PD、VCO_LDO_PD、VCO_PD、OSCin_PD、SYSREF_GBL_PD、SYSREF_PD、SYSREF_DDLY_PD、SYSREF_PLSR_PD
          8. 8.6.2.3.8  DDLYdSYSREF_EN、DDLYdX_EN
          9. 8.6.2.3.9  DDLYd_STEP_CNT
          10. 8.6.2.3.10 SYSREF_CLR、SYNC_1SHOT_EN、SYNC_POL、SYNC_EN、SYNC_PLL2_DLD、SYNC_PLL1_DLD、SYNC_MODE
          11. 8.6.2.3.11 SYNC_DISSYSREF、SYNC_DISX
          12. 8.6.2.3.12 PLL1R_SYNC_EN、PLL1R_SYNC_SRC、PLL2R_SYNC_EN、FIN0_DIV2_EN、FIN0_INPUT_TYPE
        4. 8.6.2.4 (0x146 - 0x149) CLKIN 控制
          1. 8.6.2.4.1 CLKin_SEL_PIN_EN、CLKin_SEL_PIN_POL、CLKin2_EN、CLKin1_EN、CLKin0_EN、CLKin2_TYPE、CLKin1_TYPE、CLKin0_TYPE
          2. 8.6.2.4.2 CLKin_SEL_AUTO_REVERT_EN、CLKin_SEL_AUTO_EN、CLKin_SEL_MANUAL、CLKin1_DEMUX、CLKin0_DEMUX
          3. 8.6.2.4.3 CLKin_SEL0_MUX、CLKin_SEL0_TYPE
          4. 8.6.2.4.4 SDIO_RDBK_TYPE、CLKin_SEL1_MUX、CLKin_SEL1_TYPE
        5. 8.6.2.5 RESET_MUX、RESET_TYPE
        6. 8.6.2.6 (0x14B - 0x152) 保持
          1. 8.6.2.6.1 LOS_TIMEOUT、LOS_EN、TRACK_EN、HOLDOVER_FORCE、MAN_DAC_EN、MAN_DAC[9:8]
          2. 8.6.2.6.2 MAN_DAC
          3. 8.6.2.6.3 DAC_TRIP_LOW
          4. 8.6.2.6.4 DAC_CLK_MULT、DAC_TRIP_HIGH
          5. 8.6.2.6.5 DAC_CLK_CNTR
          6. 8.6.2.6.6 CLKin_OVERRIDE、HOLDOVER_EXIT_MODE、HOLDOVER_PLL1_DET、LOS_EXTERNAL_INPUT、HOLDOVER_VTUNE_DET、CLKin_SWITCH_CP_TRI、HOLDOVER_EN
          7. 8.6.2.6.7 HOLDOVER_DLD_CNT
        7. 8.6.2.7 (0x153 - 0x15F) PLL1 配置
          1. 8.6.2.7.1 CLKin0_R
          2. 8.6.2.7.2 CLKin1_R
          3. 8.6.2.7.3 CLKin2_R
          4. 8.6.2.7.4 PLL1_N
          5. 8.6.2.7.5 PLL1_WND_SIZE、PLL1_CP_TRI、PLL1_CP_POL、PLL1_CP_GAIN
          6. 8.6.2.7.6 PLL1_DLD_CNT
          7. 8.6.2.7.7 HOLDOVER_EXIT_NADJ
          8. 8.6.2.7.8 PLL1_LD_MUX, PLL1_LD_TYPE
        8. 8.6.2.8 (0x160 - 0x16E) PLL2 配置
          1. 8.6.2.8.1 PLL2_R
          2. 8.6.2.8.2 PLL2_P、OSCin_FREQ、PLL2_REF_2X_EN
          3. 8.6.2.8.3 PLL2_N_CAL
          4. 8.6.2.8.4 PLL2_N
          5. 8.6.2.8.5 PLL2_WND_SIZE、PLL2_CP_GAIN、PLL2_CP_POL、PLL2_CP_TRI
          6. 8.6.2.8.6 PLL2_DLD_CNT
          7. 8.6.2.8.7 PLL2_LD_MUX、PLL2_LD_TYPE
        9. 8.6.2.9 (0x16F - 0x555) 其他寄存器
          1. 8.6.2.9.1 PLL2_PRE_PD、PLL2_PD、FIN0_PD
          2. 8.6.2.9.2 PLL1R_RST
          3. 8.6.2.9.3 CLR_PLL1_LD_LOST、CLR_PLL2_LD_LOST
          4. 8.6.2.9.4 RB_PLL1_LD_LOST、RB_PLL1_LD、RB_PLL2_LD_LOST、RB_PLL2_LD
          5. 8.6.2.9.5 RB_DAC_VALUE (MSB)、RB_CLKinX_SEL、RB_CLKinX_LOS
          6. 8.6.2.9.6 RB_DAC_VALUE
          7. 8.6.2.9.7 RB_HOLDOVER
          8. 8.6.2.9.8 SPI_LOCK
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 处理未使用的引脚
      2. 9.1.2 数字锁定检测频率精度
        1. 9.1.2.1 最小锁定时间计算示例
      3. 9.1.3 驱动 CLKIN 和 OSCIN 输入
        1. 9.1.3.1 使用差分源驱动 CLKIN 和 OSCIN 引脚
        2. 9.1.3.2 使用单端源驱动 CLKIN 引脚
      4. 9.1.4 端接和使用时钟输出驱动器
        1. 9.1.4.1 直流耦合差分操作的端接
        2. 9.1.4.2 交流耦合差分操作的端接
        3. 9.1.4.3 单端操作的端接
      5. 9.1.5 输出终止和偏置
        1. 9.1.5.1 LVPECL
        2. 9.1.5.2 LVDS/HSDS
        3. 9.1.5.3 CML
      6. 9.1.6 用于实现最佳相位噪声性能的 OSCin 倍频器
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 器件选择
        2. 9.2.2.2 器件配置和仿真
        3. 9.2.2.3 器件设置
      3. 9.2.3 应用曲线
    3. 9.3 系统示例
      1. 9.3.1 系统级方框图
    4. 9.4 电源相关建议
      1. 9.4.1 电流消耗
    5. 9.5 布局
      1. 9.5.1 热管理
      2. 9.5.2 布局指南
      3. 9.5.3 布局示例
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 开发支持
        1. 10.1.1.1 时钟树架构
        2. 10.1.1.2 PLLatinum 仿真
        3. 10.1.1.3 TICS Pro
    2. 10.2 文档支持
      1. 10.2.1 相关文档
    3. 10.3 接收文档更新通知
    4. 10.4 支持资源
    5. 10.5 商标
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.1.2 数字锁定检测频率精度

数字锁定检测电路用于确定 PLL1 被锁定、PLL2 被锁定和保持退出事件。针对要发生的每个事件，可以对窗口大小和锁定计数寄存器进行编程，以便将参考的 ppm 频率精度设置为 PLL 的反馈信号。发生 PLL 数字锁定事件时，PLL 的数字锁定检测被置位为 true。发生保持退出事件时，器件将在 HOLDOVER_EXIT_MODE = 1 时退出保持模式（基于 DLD 退出）。

表 9-2 数字锁定检测相关字段
事件PLL窗口大小锁定计数
PLL1 被锁定PLL1PLL1_WND_SIZEPLL1_DLD_CNT
PLL2 被锁定PLL2PLL2_WND_SIZEPLL2_DLD_CNT
保持退出PLL1PLL1_WND_SIZEHOLDOVER_DLD_CNT

要发生数字锁定检测事件，必须存在锁定计数 数量的 PLLX 相位检测器周期数，在此期间，PLLX_R 参考和 PLLX_N 反馈信号边沿的时间和相位误差位于用户可编程的窗口大小 范围内。在锁定事件发生之前，必须至少有一个锁定计数 相位检测器事件，因此最小数字锁定事件时间可以按如下方来计算：锁定计数/fPDX，对于 PLL1，X = 1，对于 PLL2，X = 2。

通过使用方程式 4，可以选择锁定计数 和窗口大小 的值，以便在数字锁定检测事件发生之前设置系统所需的频率精度（以 ppm 为单位）：

方程式 4. GUID-077E5DD0-0DD4-4D2D-B0E6-AF699A4C7309-low.gif

锁定计数 值的作用是通过将窗口大小 除以锁定计数 来缩短有效锁定窗口大小。

只要 PLLX_R 参考和 PLLX_N 反馈信号超出了窗口大小 设置的时间窗口范围，锁定计数 值会立即复位为 0。