ZHCSFC4E December   2015  – July 2025 HD3SS3220 , HD3SS3220L

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
    1.     引脚功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 电缆、适配器和直接连接器件
        1. 6.1.1.1 USB Type-C 插座和插头
        2. 6.1.1.2 USB Type-C 电缆
        3. 6.1.1.3 传统电缆和适配器
        4. 6.1.1.4 直接连接器件
        5. 6.1.1.5 音频适配器
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  DFP/供电端 – 下行端口
      2. 6.3.2  UFP/受电端 – 上行端口
      3. 6.3.3  DRP – 双角色端口
      4. 6.3.4  电缆方向和多路复用器控制
      5. 6.3.5  Type-C 电流模式
      6. 6.3.6  附件支持
      7. 6.3.7  音频附件
      8. 6.3.8  调试附件
      9. 6.3.9  针对有源电缆提供 VCONN 支持
      10. 6.3.10 I2C 和 GPIO 控制
      11. 6.3.11 HD3SS3220 V(BUS) 检测
      12. 6.3.12 VDD5 和 VCC33 上电要求
    4. 6.4 器件功能模式
      1. 6.4.1 未连接模式
      2. 6.4.2 工作模式
      3. 6.4.3 电池无电
      4. 6.4.4 关断模式
    5. 6.5 编程
    6. 6.6 寄存器映射
      1. 6.6.1 器件标识寄存器（偏移 = 0x07 至 0x00）[复位 = 0x00、0x54、0x55、0x53、0x42、0x33、0x32、0x32]
      2. 6.6.2 连接状态寄存器（偏移 = 0x08）[复位 = 0x00]
      3. 6.6.3 连接状态和控制寄存器（偏移 = 0x09）[复位 = 0x20]
      4. 6.6.4 通用控制寄存器（偏移 = 0x0A）[复位 = 0x00]
      5. 6.6.5 器件修订版本寄存器（偏移 = 0xA0）[复位 = 0x02]
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用，DRP 端口
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 典型应用，DFP 端口
        1. 7.2.3.1 设计要求
        2. 7.2.3.2 详细设计过程
      4. 7.2.4 典型应用，UFP 端口
        1. 7.2.4.1 设计要求
        2. 7.2.4.2 详细设计过程
  9. 8 电源相关建议
  10. 9 布局
    1. 9.1 布局指南
      1. 9.1.1 建议的 PCB 堆叠
      2. 9.1.2 高速信号布线长度匹配
      3. 9.1.3 差分信号间距
      4. 9.1.4 高速差分信号规则
      5. 9.1.5 差分对的对称性
      6. 9.1.6 过孔不连续性缓解
      7. 9.1.7 表面贴装器件焊盘不连续性缓解
      8. 9.1.8 ESD/EMI 注意事项
    2. 9.2 布局
  11. 10器件和文档支持
    1. 10.1 接收文档更新通知
    2. 10.2 商标
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.6 时序要求

最小值标称值最大值单位
I2C（SDA、SCL）
tSU:DAT数据设置时间100ns
tHD:DAT数据设置时间10ns
tSU;STASCL 到启动条件的建立时间0.6µs
tHD，STA（重复）启动条件到 SCL 的保持时间0.6µs
tSU:STOSTOP 条件的设置时间0.6µs
tVD;DAT数据有效时间0.9µs
tVD;ACK数据有效确认时间0.9µs
tBUFSTOP 与 START 条件之间的总线空闲时间1.3µs
fSCLSCL 时钟频率；本地 I2C 控制的 I2C 模式400ns
trSDA 和 SCL 信号的上升时间300ns
tfSDA 和 SCL 信号的下降时间300ns
CBUS_100KHZ以 ≤ 100KHz 运行时，每个总线线路的总容性负载400pF
CBUS_400KHZ以 400KHz 运行时，每个总线线路的总容性负载.100pF
SS MUX
tPD开关传播延迟请参阅图 5-380ps
tSW_ONDIR 至开关打开的开关时间，请参阅图 5-20.5µs
tSW_OFFDIR 至开关关闭的开关时间，请参阅图 5-20.5µs
tSK_INTRA差分对内输出偏斜，请参阅图 5-35ps
tSK_INTER差分对间输出偏斜，请参阅图 5-320ps
上电时序
tENnCC_HI VDD5 和 VCC33 电源均稳定后，ENn_CC 为高电平。请参阅 图 6-3。 2 ms
tVDD5V_PG VDD5 在 VCC33 之前稳定。请参阅 图 6-2。 2 ms
HD3SS3220 HD3SS3220L 测试设置图 5-1 测试设置
HD3SS3220 HD3SS3220L 开关时序图图 5-2 开关时序图
HD3SS3220 HD3SS3220L 时序图和测试设置图 5-3 时序图和测试设置