ZHCSZ02A October   2025  – July 2026 DRV7167

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息_DRV7167A
    5. 5.5 电气特性
  7. 6 典型特性
  8. 7 参数测量信息
    1. 7.1 传播延迟和失配测量
    2. 7.2 压摆率测量
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1  控制输入
        1. 8.3.1.1 EN/FLT 控制
      2. 8.3.2  单路 PWM 模式下的死区时间设置
      3. 8.3.3  启动和 UVLO
      4. 8.3.4  同步自举
      5. 8.3.5  电平转换
      6. 8.3.6  零电压检测 (ZVD) 报告
      7. 8.3.7  压摆率控制
      8. 8.3.8  故障指示
      9. 8.3.9  过流保护 (OCP)
      10. 8.3.10 过热检测 (OTD)
    4. 8.4 器件功能模式
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 自举电容器
        2. 9.2.2.2 GVDD 旁路电容器
        3. 9.2.2.3 功率耗散
      3. 9.2.3 应用曲线
        1. 9.2.3.1 压摆率图
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1. 12.1 封装信息
      1. 12.1.1 机械数据

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.3 特性说明

DRV7167A 器件可简化高功率密度 PCB 设计，无需底部填充，同时保持所需爬电距离和电气间隙。该器件在高侧和低侧栅极驱动器之间提供紧密匹配的传播延迟，可实现精确的死区时间控制，这一因素对于在基于 GaN FET 的应用中实现高效率至关重要。HI 和 LI 输入均可独立控制，从而最大限度地缩短第三象限导通时间。对于上升沿和下降沿，HI 和 LI 通道之间的传播延迟失配通常为 2ns，从而实现极其严格的死区时间优化。该器件还支持具有电阻器可编程死区时间调节功能的单路 PWM 输入模式，以便与具有受限 I/O 功能的控制器配合使用。通过将 GaN FET 半桥与驱动器共同封装，DRV7167A 可实现优化的栅极环路电感，显著提高硬开关拓扑的性能。

具有过压调节功能的集成自举电路可确保高侧栅源电压 (VGS) 保持在 GaN FET 的安全工作限值范围内，无需外部保护元件。内置驱动器在 GVDD 和 BOOT-HS 电源轨上具有欠压锁定 (UVLO) 保护功能。当任一电源轨电压降至 UVLO 阈值以下时，该器件会忽略 HI 和 LI 命令以防止 FET 部分导通。如果 GVDD 保持在 2.5V 以上并低于 UVLO 阈值，驱动器会主动将两个栅极驱动器输出拉至低电平。UVLO 阈值上的迟滞可防止由于电源噪声或瞬态而导致的抖动和误触发

DRV7167A 集成了用于两个 FET 且基于 VDS 的短路保护以及过热报告功能。其他特性包括零电压检测 (ZVD)，可优化死区时间并更大限度地降低第三象限导通损耗。