ZHCSJ67B December   2018  – January 2025 DP83825I

PRODUCTION DATA  

  1.   1
  2. 特性
  3. 应用
  4. 说明
  5. 引脚配置和功能
    1.     DP83825I 引脚功能
  6. 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1  自动协商(速度/双工选择)
      2. 6.3.2  自动 MDIX 分辨率
      3. 6.3.3  节能以太网
        1. 6.3.3.1 EEE 概述
        2. 6.3.3.2 EEE 协商
      4. 6.3.4  旧 MAC 的 EEE 不支持 802.3az
      5. 6.3.5  局域网唤醒数据包检测
        1. 6.3.5.1 魔术包结构
        2. 6.3.5.2 魔术包示例
        3. 6.3.5.3 局域网唤醒配置和状态
      6. 6.3.6  低功耗模式
        1. 6.3.6.1 主动睡眠
      7. 6.3.7  IEEE 断电
      8. 6.3.8  深度断电
      9. 6.3.9  简化媒体独立接口 (RMII)
      10. 6.3.10 RMII 中继器模式
      11. 6.3.11 串行管理接口
        1. 6.3.11.1 扩展寄存器空间访问
        2. 6.3.11.2 读取操作
        3. 6.3.11.3 写入操作
      12. 6.3.12 100BASE-TX
        1. 6.3.12.1 100BASE-TX 变送器
          1. 6.3.12.1.1 代码组编码和注入
          2. 6.3.12.1.2 扰频器
          3. 6.3.12.1.3 NRZ 到 NRZI 编码器
          4. 6.3.12.1.4 二进制到 MLT-3 转换器
        2. 6.3.12.2 100BASE-TX 接收器
      13. 6.3.13 10BASE-Te
        1. 6.3.13.1 静噪
        2. 6.3.13.2 正常链路脉冲检测和生成
        3. 6.3.13.3 Jabber
        4. 6.3.13.4 工作链路链极性检测和校正
      14. 6.3.14 环回模式
        1. 6.3.14.1 MII 环回
        2. 6.3.14.2 PCS 环回
        3. 6.3.14.3 数字环回
        4. 6.3.14.4 模拟环回
        5. 6.3.14.5 反向环回
      15. 6.3.15 BIST 配置
      16. 6.3.16 电缆诊断
        1. 6.3.16.1 TDR
        2. 6.3.16.2 快速链路丢弃功能
    4. 6.4 器件功能模式
    5. 6.5 编程
      1. 6.5.1 Strap 配置
        1. 6.5.1.1 PHY 地址配置 (strap)
    6. 6.6 器件寄存器
  8. 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
        1. 7.2.1.1 时钟要求
          1. 7.2.1.1.1 振荡器
          2. 7.2.1.1.2 晶体
      2. 7.2.2 详细设计过程
        1. 7.2.2.1 RMII 布局指南
        2. 7.2.2.2 MDI 布局指南
        3. 7.2.2.3 TPI 网络电路
        4. 7.2.2.4 VOD 配置
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
        1. 7.4.1.1 信号布线
        2. 7.4.1.2 返回路径
        3. 7.4.1.3 变压器布局
          1. 7.4.1.3.1 变压器推荐
        4. 7.4.1.4 电容直流阻断
        5. 7.4.1.5 金属浇注
        6. 7.4.1.6 PCB 层堆叠
      2. 7.4.2 布局示例
  9. 器件和文档支持
    1. 8.1 接收文档更新通知
    2. 8.2 支持资源
    3. 8.3 商标
    4. 8.4 静电放电警告
    5. 8.5 术语表
  10. 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

时序要求

参数最小值标称值最大值单位
上电时序
T1电压斜坡持续时间(0% 至 100% VDDIO)(1)0.5 40ms
T2电源序列:VDDIO 应先斜升,再 AVDD0200ms
T3电压斜升持续时间(0% 至 100% AVDD)0.5 40ms
T4POR 释放时间/加电至 SMI 就绪:用于寄存器访问的前导码前上电稳定时间50ms
T5加电至 FLP1500ms
AVDD 上的基座电压(电源斜升前的 VDDIO)0.3V
在 AVDD 与 VDDIO 稳定以前,不得将所有输入驱动为低电平或高电平
复位时序
T1复位脉冲宽度:能够复位的最小复位脉冲宽度(无消抖电容)25us
T2重置为 SMI 就绪:用于寄存器访问的前导码前复位后稳定时间2ms
T3到 FLP 的复位1500ms
重置为 100M 信令(捆绑模式)0.5ms
重置为 RMII 主时钟0.2ms
100M EEE 时序
睡眠时间 (Ts)210us
静默时间 (Tq)20ms
刷新时间 (Tr)200us
唤醒时间 (Tw_sys_tx)36us
RMII 发送时序

T1

RMII 主时钟周期20ns
RMII 主时钟占空比35

65

%
T2TX_D[1:0],TX_ER、TX_EN 设置至 RMII 主时钟4ns
T3TX_D[1:0],来自 RMII 主时钟的 TX_ER、TX_EN 保持

2

ns
RMII 接收时序
T1输入基准时钟周期

20

ns

基准时钟占空比

3565%
T2RX_D[1:0],RX_ER,RX_DV 从 XI 时钟上升开始保持

2

ns
SMI 时序
T1MDC 至 MDIO(输出)延迟时间010ns
T2MDIO(输入)至 MDC 建立时间10ns
T3MDIO(输入)至 MDC 保持时间10ns
T4MDC 频率2.520MHz
输出时钟时序(50M RMII 主时钟)
频率 (PPM)-5050ppm
占空比3565%
上升时间4000ps
 下降时间4000ps
抖动(长期)450ps
RefCLK 到时钟输出延迟并进行多次复位40ns
输入时钟容差
25MHz频率容差-5050ppm
上升/下降时间5ns
抖动容差(累积超过 100,000 个周期)1.75ns
占空比4060%
1KHz 时的输入相位噪声-98dBc/Hz
10KHz 时的输入相位噪声-113dBc/Hz
100KHz 时的输入相位噪声-113dBc/Hz
1MHz 时的输入相位噪声-113dBc/Hz
10MHz 时的输入相位噪声-113dBc/Hz
50MHz频率容差-5050ppm
上升/下降时间5ns
抖动容差(累积超过 100,000 个周期)1.75ns
占空比4060%
1KHz 时的输入相位噪声-87dBc/Hz
10KHz 时的输入相位噪声-107dBc/Hz
100KHz 时的输入相位噪声-107dBc/Hz
1MHz 时的输入相位噪声-107dBc/Hz
10MHz 时的输入相位噪声-107dBc/Hz
延时时序
TxTX_EN 置位的从模式 RMII 上升沿 XI 时钟到 MDI 上的 SSD 符号 (100M)105ns
TX_EN 置位的主模式 RMII 上升沿时钟到 MDI 上的 SSD 符号 (100M)105ns
TX_EN 置位的从模式 RMII 上升沿 XI 时钟到 MDI 上的 SSD 符号 (10M)1350ns
TX_EN 置位的主模式 RMII 上升沿时钟到 MDI 上的 SSD 符号 (10M)1300ns
RxMDI 上的 SSD 符号到 CRS_DV 置位的 XI 时钟从模式 RMII 上升沿 (100M)350ns
MDI 上的 SSD 符号到 CRS_DV 置位的主时钟主模式 RMII 上升沿 (100M)325ns
MDI 上的 SSD 符号到 CRS_DV 置位的 XI 时钟从模式 RMII 上升沿 (10M)2150ns
MDI 上的 SSD 符号到 CRS_DV 置位的主时钟主模式 RMII 上升沿 (10M)2150ns
时钟应在功率斜升时可用。如果在功率斜升后提供时钟,则一旦时钟可用,就需要对 PHY 进行外部复位