ZHCSLO4D September   2007  – November 2021 DAC5662A

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 描述
  4. 4 Revision History
  5. 5 Pin Configurations and Functions
  6. 6 Specifications
    1. 6.1  Absolute Maximum Ratings
    2. 6.2  ESD Ratings
    3. 6.3  Recommended Operating Conditions
    4. 6.4  Thermal Resistance Characteristics
    5. 6.5  Electrical Characteristics
    6. 6.6  Electrical Characteristics
    7. 6.7  Electrical Characteristics, AC
    8. 6.8  Electrical Characteristics, DC
    9. 6.9  Switching Characteristics
    10. 6.10 Typical Characteristics
  7. 7 Parameter Measurement Information
    1. 7.1 Digital Inputs and Timing
      1. 7.1.1 Digital Inputs
      2. 7.1.2 Input Interfaces
      3. 7.1.3 双总线数据接口和时序
      4. 7.1.4 Single-Bus Interleaved Data Interface and Timing
  8. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 Functional Block Diagram
    3. 8.3 Feature Description
      1. 8.3.1 DAC Transfer Function
      2. 8.3.2 Analog Outputs
      3. 8.3.3 Output Configurations
      4. 8.3.4 Differential With Transformer
      5. 8.3.5 Single-Ended Configuration
      6. 8.3.6 Reference Operation
        1. 8.3.6.1 Internal Reference
        2. 8.3.6.2 External Reference
      7. 8.3.7 Gain Setting Option
    4. 8.4 Device Functional Modes
      1. 8.4.1 Sleep Mode
  9. 9 Application and Implementation
    1. 9.1 Application Informmation
    2. 9.2 Typical Application
      1. 9.2.1 Design Requirements
      2. 9.2.2 Detailed Design Procedure
      3. 9.2.3 Application Curves
  10. 10Power Supply Recommendations
  11. 11Layout
    1. 11.1 Layout Guidelines
    2. 11.2 Layout Example
  12. 12Device and Documentation Support
    1. 12.1 Documentation Support
      1. 12.1.1 Related Documentation
    2. 12.2 接收文档更新通知
    3. 12.3 支持资源
    4. 12.4 Trademarks
    5. 12.5 静电放电警告
    6. 12.6 术语表
  13. 13Mechanical, Packaging, and Orderable Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.1.3 双总线数据接口和时序

在双总线模式下，MODE 引脚连接到 DVDD。DAC5662A 内的两个转换器通道包括两个独立的 12 位并行数据端口。每个 DAC 通道均由其自身的一组写入（WRTA、WRTB）和时钟（CLKA、CLKB）线路进行控制。WRT 线路用于控制通道输入锁存器，而 CLK 线路用于控制 DAC 锁存器。数据首先由 WRT 线路的上升沿加载到输入锁存器中

内部数据传输要求有正确的写入和时钟输入顺序，因为实际会将两个周期相等（但相位可能不同）的时钟域输入到 DAC5662A。这取决于时钟上升沿与写入输入上升沿之间间隔时间的最低要求。这实质上意味着 CLK 上升沿必须先于 WRT 信号上升沿发生或二者同时发生。如果时钟上升沿在写入上升沿之后发生，则应保持 2ns 的最小延迟时间。注意，当时钟和写入输入在外部连接时，即满足这些条件。而且，所有规格都是在 WRT 和 CLK 线路相互连接的情况下测量得出的。

GUID-E1A5232B-8888-4851-BF88-6D6202FEC7ED-low.gif图 7-3 双总线模式运行