ZHCSLI3A July   2020  – July 2025 CDCE6214

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  EEPROM 特性
    6. 5.6  基准输入，单端特性
    7. 5.7  基准输入，差分特性
    8. 5.8  基准输入，晶体模式特性
    9. 5.9  通用输入特性
    10. 5.10 三电平输入特性
    11. 5.11 逻辑输出特性
    12. 5.12 锁相环特性
    13. 5.13 闭环输出抖动特性
    14. 5.14 输入和输出隔离
    15. 5.15 缓冲模式特性
    16. 5.16 PCIe 展频发生器
    17. 5.17 LVCMOS 输出特性
    18. 5.18 LP-HCSL 输出特性
    19. 5.19 LVDS 输出特性
    20. 5.20 输出同步特性
    21. 5.21 上电复位特性
    22. 5.22 与 I2C 兼容的串行接口特性
    23. 5.23 时序要求，与 I2C 兼容的串行接口
    24. 5.24 电源特性
    25. 5.25 典型特性
  7. 6 参数测量信息
    1. 6.1 基准输入
    2. 6.2 输出
    3. 6.3 串行接口
    4. 6.4 PSNR 测试
    5. 6.5 时钟连接和端接
      1. 6.5.1 基准输入
      2. 6.5.2 输出
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 基准块
        1. 7.3.1.1 零延迟模式，内部和外部路径
      2. 7.3.2 锁相环 (PLL)
        1. 7.3.2.1 PLL 配置和分频器设置
        2. 7.3.2.2 扩频时钟
        3. 7.3.2.3 数字控制振荡器和频率递增或递减 - 串行接口模式和 GPIO 模式
      3. 7.3.3 时钟分配
        1. 7.3.3.1 无毛刺运行
        2. 7.3.3.2 分频器同步
        3. 7.3.3.3 全局和单独输出使能
      4. 7.3.4 电源和电源管理
      5. 7.3.5 控制引脚
    4. 7.4 器件功能模式
      1. 7.4.1 运行模式
        1. 7.4.1.1 回退模式
        2. 7.4.1.2 引脚模式
        3. 7.4.1.3 串行接口模式
    5. 7.5 编程
      1. 7.5.1 I2C 串行接口
      2. 7.5.2 EEPROM
        1. 7.5.2.1 EEPROM - 循环冗余校验
        2. 7.5.2.2 建议的编程过程
        3. 7.5.2.3 EEPROM 访问
          1. 7.5.2.3.1 寄存器提交流程
          2. 7.5.2.3.2 直接访问流程
        4. 7.5.2.4 寄存器位到 EEPROM 映射
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电序列
      2. 8.3.2 去耦合
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 开发支持
      2. 9.1.2 器件命名规则
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.23 时序要求，与 I2C 兼容的串行接口

VDD_VCO、VDDO_12、VDDO_34、VDD_REF = 1.8V ± 5%、2.5V ± 5%、3.3V ± 5%，TA = -40°C 至 105°C
参数测试条件最小值典型值最大值单位
tPW_G所抑制干扰的脉冲宽度50ns
fSCLSCL 时钟频率标准100kHz
fSCLSCL 时钟频率快速模式400kHz
tSU_STA建立时间启动条件在 SDA=VIL 之前 SCL=VIH0.6µs
tH_STA保持时间启动条件在 SCL=VIL 之后 SCL=VIL，在此之后，生成第一个时钟边沿。0.6µs
tSU_SDA建立时间数据SDA 在 SCL=VIL、fSCL=100kHz 之后有效250ns
tSU_SDA建立时间数据SDA 在 SCL=VIL、fSCL=400kHz 之后有效100ns
tH_SDA保持时间数据(1)SDA 在 SCL=VIH 之前有效0(2)(3)µs
tVD_SDA有效数据或确认时间fSCL=100kHz(3)3.45µs
tVD_SDA有效数据或确认时间fSCL=400kHz(2)0.9µs
tPWH_SCL脉冲宽度高电平，SCLfSCL=100kHz4.0µs
tPWH_SCL脉冲宽度高电平，SCLfSCL=400kHz0.6µs
tPWL_SCL脉冲宽度低电平，SCLfSCL=100kHz4.7µs
tPWL_SCL脉冲宽度低电平，SCLfSCL=400kHz1.3µs
tIR输入上升时间300ns
tIF输入下降时间300ns
tOF输出下降时间10pF ≤ COUT ≤ 400pF250ns
tSU_STOP建立时间停止条件0.6µs
tBUS总线空闲时间停止条件和启动条件之间的时间1.3µs
(1) tH_SDA 是从 SCL 下降沿开始测量的数据保持时间，适用于传输和确认中的数据。
(2) 器件必须在内部为 SDA 信号提供至少 300ns 的保持时间（相对于 SCL 信号的 VIH(min)）以桥接未定义的 SCL 下降沿区域。
(3) 对于标准模式和快速模式，最大 tH_SDA 可以为 3.45μs 和 0.9μs，但必须比 tVD_SDA 的最大值小一个转换时间。仅当器件不延长 SCL 信号的低电平周期 (tPWL_SCL) 时才必须满足该最大值。如果时钟延长了 SCL，则数据必须在 I2C 主器件释放时钟之前的设置时间内有效。