ZHCSLI3A July   2020  – July 2025 CDCE6214

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  EEPROM 特性
    6. 5.6  基准输入，单端特性
    7. 5.7  基准输入，差分特性
    8. 5.8  基准输入，晶体模式特性
    9. 5.9  通用输入特性
    10. 5.10 三电平输入特性
    11. 5.11 逻辑输出特性
    12. 5.12 锁相环特性
    13. 5.13 闭环输出抖动特性
    14. 5.14 输入和输出隔离
    15. 5.15 缓冲模式特性
    16. 5.16 PCIe 展频发生器
    17. 5.17 LVCMOS 输出特性
    18. 5.18 LP-HCSL 输出特性
    19. 5.19 LVDS 输出特性
    20. 5.20 输出同步特性
    21. 5.21 上电复位特性
    22. 5.22 与 I2C 兼容的串行接口特性
    23. 5.23 时序要求，与 I2C 兼容的串行接口
    24. 5.24 电源特性
    25. 5.25 典型特性
  7. 6 参数测量信息
    1. 6.1 基准输入
    2. 6.2 输出
    3. 6.3 串行接口
    4. 6.4 PSNR 测试
    5. 6.5 时钟连接和端接
      1. 6.5.1 基准输入
      2. 6.5.2 输出
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 基准块
        1. 7.3.1.1 零延迟模式，内部和外部路径
      2. 7.3.2 锁相环 (PLL)
        1. 7.3.2.1 PLL 配置和分频器设置
        2. 7.3.2.2 扩频时钟
        3. 7.3.2.3 数字控制振荡器和频率递增或递减 - 串行接口模式和 GPIO 模式
      3. 7.3.3 时钟分配
        1. 7.3.3.1 无毛刺运行
        2. 7.3.3.2 分频器同步
        3. 7.3.3.3 全局和单独输出使能
      4. 7.3.4 电源和电源管理
      5. 7.3.5 控制引脚
    4. 7.4 器件功能模式
      1. 7.4.1 运行模式
        1. 7.4.1.1 回退模式
        2. 7.4.1.2 引脚模式
        3. 7.4.1.3 串行接口模式
    5. 7.5 编程
      1. 7.5.1 I2C 串行接口
      2. 7.5.2 EEPROM
        1. 7.5.2.1 EEPROM - 循环冗余校验
        2. 7.5.2.2 建议的编程过程
        3. 7.5.2.3 EEPROM 访问
          1. 7.5.2.3.1 寄存器提交流程
          2. 7.5.2.3.2 直接访问流程
        4. 7.5.2.4 寄存器位到 EEPROM 映射
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
      1. 8.3.1 上电序列
      2. 8.3.2 去耦合
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 开发支持
      2. 9.1.2 器件命名规则
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.1.1 零延迟模式，内部和外部路径

CDCE6214 可以在零延迟模式下运行，并具有内部和外部反馈。在零延迟模式下，PRIREF 时钟用作 PFD 的基准时钟。SECREF 输入时钟可用于将外部源作为反馈时钟馈送给 PFD。建议使用外部反馈路径进行零延迟运行。此外，还有一条源自输出通道 2 的附加内部反馈路径。预计内部零延迟模式下的输入-输出传播延迟将高于零延迟模式下的输入-输出传播延迟。

表 7-2 零延迟操作(1)(2)(3)
运行 REFSEL R2[1:0] - REFSEL_SW R24[1:0] - IP_SECREF_BUF_SEL R24[15] - IP_PRIREF_BUF_SEL R0[8] - ZDM_EN R0[10] - ZDM_CLOCKSEL 说明
正常运行，XTAL 输入 L 0h、1h 或 2h 0h X 0h 0h 正常运行，XTAL 输入
正常运行，差分输入 L 0h、1h 或 2h 2h 或 3h X 0h 0h SECREF/差分输入
正常运行，差分输入 H 0h、1h 或 3h X 1h 0h 0h PRIREF/差分输入
正常运行，LVCMOS 输入 L 0h、1h 或 2h 1h X 0h 0h SECREF/LVCMOS 输入
正常运行，LVCMOS 输入 H 0h、1h 或 3h X 0h 0h 0h PRIREF/LVCMOS 输入
外部零延迟模式，差分输入 H 0h、1h 或 3h 2h 或 3h 1h 1h 1h PRIREF 上的输入时钟，SECREF 上的反馈时钟
外部零延迟模式，LVCMOS 输入 H 0h、1h 或 3h 1h 0h 1h 1h PRIREF 上的输入时钟，SECREF 上的反馈时钟
内部零延迟模式，差分输入 H 0h、1h 或 3h X 1h 1h 0h PRIREF 上的输入时钟
内部零延迟模式，差分输入 H 0h、1h 或 3h X 0h 1h 0h PRIREF 中的输入时钟
(1) 在零延迟模式下，应该对所有分频器进行编程，以便 PLL 可以锁定。在零延迟模式下加电时，PLL 将自动锁定
(2) 对于内部零延迟模式，需要使用通道 2。通道 2 不应断电
(3) "X"允许采用任何可能的位字段值，而不会对功能产生任何影响
CDCE6214 LVCMOS 输出的外部零延迟模式下的输入/输出对齐图 7-2 LVCMOS 输出的外部零延迟模式下的输入/输出对齐