ZHCSN84G January   2021  – April 2024 AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 终端配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
      1.      11
      2.      12
    3. 5.3 信号说明
      1.      14
      2. 5.3.1  ADC
        1. 5.3.1.1 MAIN 域
          1.        17
      3. 5.3.2  CPSW3G
        1. 5.3.2.1 MAIN 域
          1.        20
          2.        21
          3.        22
      4. 5.3.3  CPTS
        1. 5.3.3.1 MAIN 域
          1.        25
          2.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 MAIN 域
          1.        29
      6. 5.3.5  ECAP
        1. 5.3.5.1 MAIN 域
          1.        32
          2.        33
          3.        34
      7. 5.3.6  仿真和调试
        1. 5.3.6.1 MAIN 域
          1.        37
        2. 5.3.6.2 MCU 域
          1.        39
      8. 5.3.7  EPWM
        1. 5.3.7.1 MAIN 域
          1.        42
          2.        43
          3.        44
          4.        45
          5.        46
          6.        47
          7.        48
          8.        49
          9.        50
          10.        51
      9. 5.3.8  EQEP
        1. 5.3.8.1 MAIN 域
          1.        54
          2.        55
          3.        56
      10. 5.3.9  FSI
        1. 5.3.9.1 MAIN 域
          1.        59
          2.        60
          3.        61
          4.        62
          5.        63
          6.        64
          7.        65
          8.        66
      11. 5.3.10 GPIO
        1. 5.3.10.1 MAIN 域
          1.        69
          2.        70
        2. 5.3.10.2 MCU 域
          1.        72
      12. 5.3.11 GPMC
        1. 5.3.11.1 MAIN 域
          1.        75
      13. 5.3.12 I2C
        1. 5.3.12.1 MAIN 域
          1.        78
          2.        79
          3.        80
          4.        81
        2. 5.3.12.2 MCU 域
          1.        83
          2.        84
      14. 5.3.13 MCAN
        1. 5.3.13.1 MAIN 域
          1.        87
          2.        88
      15. 5.3.14 MCSPI
        1. 5.3.14.1 MAIN 域
          1.        91
          2.        92
          3.        93
          4.        94
          5.        95
        2. 5.3.14.2 MCU 域
          1.        97
          2.        98
      16. 5.3.15 MDIO
        1. 5.3.15.1 MAIN 域
          1.        101
      17. 5.3.16 MMC
        1. 5.3.16.1 MAIN 域
          1.        104
          2.        105
      18. 5.3.17 OSPI
        1. 5.3.17.1 MAIN 域
          1.        108
      19. 5.3.18 电源
        1.       110
      20. 5.3.19 PRU_ICSSG
        1. 5.3.19.1 MAIN 域
          1.        113
          2.        114
      21. 5.3.20 保留
        1.       116
      22. 5.3.21 SERDES
        1. 5.3.21.1 MAIN 域
          1.        119
      23. 5.3.22 系统和其他
        1. 5.3.22.1 启动模式配置
          1. 5.3.22.1.1 MAIN 域
            1.         123
        2. 5.3.22.2 时钟
          1. 5.3.22.2.1 MCU 域
            1.         126
        3. 5.3.22.3 系统
          1. 5.3.22.3.1 MAIN 域
            1.         129
          2. 5.3.22.3.2 MCU 域
            1.         131
        4. 5.3.22.4 VMON
          1.        133
      24. 5.3.23 计时器
        1. 5.3.23.1 MAIN 域
          1.        136
        2. 5.3.23.2 MCU 域
          1.        138
      25. 5.3.24 UART
        1. 5.3.24.1 MAIN 域
          1.        141
          2.        142
          3.        143
          4.        144
          5.        145
          6.        146
          7.        147
        2. 5.3.24.2 MCU 域
          1.        149
          2.        150
      26. 5.3.25 USB
        1. 5.3.25.1 MAIN 域
          1.        153
    4. 5.4 引脚连接要求
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  上电小时数 (POH)
    4. 6.4  建议运行条件
    5. 6.5  运行性能点
    6. 6.6  功耗摘要
    7. 6.7  电气特性
      1. 6.7.1  I2C 开漏和失效防护 (I2C OD FS) 电气特性
      2. 6.7.2  失效防护复位（FS 复位）电气特性
      3. 6.7.3  高频振荡器 (HFOSC) 电气特性
      4. 6.7.4  eMMCPHY 电气特性
      5. 6.7.5  SDIO 电气特性
      6. 6.7.6  LVCMOS 电气特性
      7. 6.7.7  ADC12B 电气特性
      8. 6.7.8  USB2PHY 电气特性
      9. 6.7.9  串行器/解串器 PHY 电气特性
      10. 6.7.10 DDR 电气特性
    8. 6.8  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 6.8.1 建议的 OTP 电子保险丝编程操作条件
      2. 6.8.2 硬件要求
      3. 6.8.3 编程序列
      4. 6.8.4 对硬件保修的影响
    9. 6.9  热阻特性
      1. 6.9.1 热阻特性
    10. 6.10 时序和开关特性
      1. 6.10.1 时序参数和信息
      2. 6.10.2 电源要求
        1. 6.10.2.1 电源压摆率要求
        2. 6.10.2.2 电源时序
          1. 6.10.2.2.1 上电时序
          2. 6.10.2.2.2 下电时序
      3. 6.10.3 系统时序
        1. 6.10.3.1 复位时序
        2. 6.10.3.2 安全信号时序
        3. 6.10.3.3 时钟时序
      4. 6.10.4 时钟规格
        1. 6.10.4.1 输入时钟/振荡器
          1. 6.10.4.1.1 MCU_OSC0 内部振荡器时钟源
            1. 6.10.4.1.1.1 负载电容
            2. 6.10.4.1.1.2 并联电容
          2. 6.10.4.1.2 MCU_OSC0 LVCMOS 数字时钟源
        2. 6.10.4.2 输出时钟
        3. 6.10.4.3 PLL
        4. 6.10.4.4 时钟和控制信号转换的建议系统预防措施
      5. 6.10.5 外设
        1. 6.10.5.1  CPSW3G
          1. 6.10.5.1.1 CPSW3G MDIO 时序
          2. 6.10.5.1.2 CPSW3G RMII 时序
          3. 6.10.5.1.3 CPSW3G RGMII 时序
          4. 6.10.5.1.4 CPSW3G IOSET
        2. 6.10.5.2  DDRSS
        3. 6.10.5.3  ECAP
        4. 6.10.5.4  EPWM
        5. 6.10.5.5  EQEP
        6. 6.10.5.6  FSI
        7. 6.10.5.7  GPIO
        8. 6.10.5.8  GPMC
          1. 6.10.5.8.1 GPMC 和 NOR 闪存 - 同步模式
          2. 6.10.5.8.2 GPMC 和 NOR 闪存 - 异步模式
          3. 6.10.5.8.3 GPMC 和 NAND 闪存 - 异步模式
          4. 6.10.5.8.4 GPMC0 IOSET
        9. 6.10.5.9  I2C
        10. 6.10.5.10 MCAN
        11. 6.10.5.11 MCSPI
          1. 6.10.5.11.1 MCSPI - 控制器模式
          2. 6.10.5.11.2 MCSPI - 外设模式
        12. 6.10.5.12 MMCSD
          1. 6.10.5.12.1 MMC0 - eMMC 接口
            1. 6.10.5.12.1.1 旧 SDR 模式
            2. 6.10.5.12.1.2 高速 SDR 模式
            3. 6.10.5.12.1.3 高速 DDR 模式
            4. 6.10.5.12.1.4 HS200 模式
          2. 6.10.5.12.2 MMC1 - SD/SDIO 接口
            1. 6.10.5.12.2.1 默认速度模式
            2. 6.10.5.12.2.2 高速模式
            3. 6.10.5.12.2.3 UHS–I SDR12 模式
            4. 6.10.5.12.2.4 UHS–I SDR25 模式
            5. 6.10.5.12.2.5 UHS–I SDR50 模式
            6. 6.10.5.12.2.6 UHS–I DDR50 模式
            7. 6.10.5.12.2.7 UHS–I SDR104 模式
        13. 6.10.5.13 CPTS
        14. 6.10.5.14 OSPI
          1. 6.10.5.14.1 OSPI0 PHY 模式
            1. 6.10.5.14.1.1 具有 PHY 数据训练的 OSPI0
            2. 6.10.5.14.1.2 无数据训练的 OSPI0
              1. 6.10.5.14.1.2.1 OSPI0 PHY SDR 时序
              2. 6.10.5.14.1.2.2 OSPI0 PHY DDR 时序
          2. 6.10.5.14.2 OSPI0 Tap 模式
            1. 6.10.5.14.2.1 OSPI0 Tap SDR 时序
            2. 6.10.5.14.2.2 OSPI0 Tap DDR 时序
        15. 6.10.5.15 PCIe
        16. 6.10.5.16 PRU_ICSSG
          1. 6.10.5.16.1 PRU_ICSSG 可编程实时单元 (PRU)
            1. 6.10.5.16.1.1 PRU_ICSSG PRU 直接 输出模式时序
            2. 6.10.5.16.1.2 PRU_ICSSG PRU 并行捕获模式时序
            3. 6.10.5.16.1.3 PRU_ICSSG PRU 移位模式时序
            4. 6.10.5.16.1.4 PRU_ICSSG PRU Σ-Δ 和外设接口
              1. 6.10.5.16.1.4.1 PRU_ICSSG PRU Σ-Δ 和外设接口时序
          2. 6.10.5.16.2 PRU_ICSSG 脉宽调制 (PWM)
            1. 6.10.5.16.2.1 PRU_ICSSG PWM 时序
          3. 6.10.5.16.3 PRU_ICSSG 工业以太网外设 (IEP)
            1. 6.10.5.16.3.1 PRU_ICSSG IEP 时序
          4. 6.10.5.16.4 PRU_ICSSG 通用异步接收器/发送器 (UART)
            1. 6.10.5.16.4.1 PRU_ICSSG UART 时序
          5. 6.10.5.16.5 PRU_ICSSG 增强型捕获外设 (ECAP)
            1. 6.10.5.16.5.1 PRU_ICSSG ECAP 时序
          6. 6.10.5.16.6 PRU_ICSSG RGMII、MII_RT 和开关
            1. 6.10.5.16.6.1 PRU_ICSSG MDIO 时序
            2. 6.10.5.16.6.2 PRU_ICSSG MII 时序
            3. 6.10.5.16.6.3 PRU_ICSSG RGMII 时序
        17. 6.10.5.17 计时器
        18. 6.10.5.18 UART
        19. 6.10.5.19 USB
      6. 6.10.6 仿真和调试
        1. 6.10.6.1 布线
        2. 6.10.6.2 JTAG
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 处理器子系统
      1. 7.2.1 Arm Cortex-A53 子系统
      2. 7.2.2 Arm Cortex-R5F 子系统 (R5FSS)
      3. 7.2.3 Arm Cortex-M4F (M4FSS)
    3. 7.3 加速器和协处理器
      1. 7.3.1 可编程实时单元子系统和工业通信子系统 (PRU_ICSSG)
    4. 7.4 其他子系统
      1. 7.4.1 PDMA 控制器
      2. 7.4.2 外设
        1. 7.4.2.1  ADC
        2. 7.4.2.2  DCC
        3. 7.4.2.3  双倍数据速率 (DDR) 外部存储器接口 (DDRSS)
        4. 7.4.2.4  ECAP
        5. 7.4.2.5  EPWM
        6. 7.4.2.6  ELM
        7. 7.4.2.7  ESM
        8. 7.4.2.8  GPIO
        9. 7.4.2.9  EQEP
        10. 7.4.2.10 通用存储器控制器 (GPMC)
        11. 7.4.2.11 I2C
        12. 7.4.2.12 MCAN
        13. 7.4.2.13 MCRC 控制器
        14. 7.4.2.14 MCSPI
        15. 7.4.2.15 MMCSD
        16. 7.4.2.16 OSPI
        17. 7.4.2.17 外设组件快速互连 (PCIe)
        18. 7.4.2.18 串行器/解串器 (SerDes) PHY
        19. 7.4.2.19 实时中断 (RTI/WWDT)
        20. 7.4.2.20 双模计时器 (DMTIMER)
        21. 7.4.2.21 UART
        22. 7.4.2.22 通用串行总线子系统 (USBSS)
  9. 8 应用、实施和布局
    1. 8.1 器件连接和布局基本准则
      1. 8.1.1 电源
        1. 8.1.1.1 电源设计
        2. 8.1.1.2 配电网络实施指南
      2. 8.1.2 外部振荡器
      3. 8.1.3 JTAG、仿真和跟踪
      4. 8.1.4 未使用的引脚
    2. 8.2 外设和接口的相关设计信息
      1. 8.2.1 DDR 电路板设计和布局布线指南
      2. 8.2.2 OSPI/QSPI/SPI 电路板设计和布局指南
        1. 8.2.2.1 无环回、内部 PHY 环回和内部焊盘环回
        2. 8.2.2.2 外部电路板环回
        3. 8.2.2.3 DQS（仅适用于八路 SPI 器件）
      3. 8.2.3 USB VBUS 设计指南
      4. 8.2.4 系统电源监测设计指南
      5. 8.2.5 高速差分信号布线指南
      6. 8.2.6 散热解决方案指导
    3. 8.3 时钟布线指南
      1. 8.3.1 振荡器路由
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ALV|441
散热焊盘机械数据 (封装 | 引脚)
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6.10.5.14.1.2.2 OSPI0 PHY DDR 时序

表 6-100 定义了 OSPI0 PHY DDR 模式所需的 DLL 延迟。表 6-105、图 6-83、表 6-106 和图 6-84 展示了 OSPI0 PHY DDR 模式的时序要求和开关特性。

表 6-100 PHY DDR 时序模式的 OSPI0 DLL 延迟映射
模式 OSPI_PHY_CONFIGURATION_REG 位字段 延迟值
发送
1.8V PHY_CONFIG_TX_DLL_DELAY_FLD 0x3E
3.3V PHY_CONFIG_TX_DLL_DELAY_FLD 0x3B
接收
1.8V，DQS PHY_CONFIG_RX_DLL_DELAY_FLD 0x15
3.3V，DQS PHY_CONFIG_RX_DLL_DELAY_FLD 0x3A
所有其他模式 PHY_CONFIG_RX_DLL_DELAY_FLD 0x0
表 6-101 OSPI0 时序要求 - PHY DDR 模式 请参阅图 6-83
编号 模式 最小值 最大值 单位
O15 tsu(D-LBCLK) 建立时间，在有效 OSPI0_DQS 边沿之前 OSPI0_D[7:0] 有效 1.8V，具有外部电路板环回的 DDR 0.53 ns
1.8V，具有 DQS 的 DDR -0.46 ns
3.3V，具有外部电路板环回的 DDR 1.23 ns
3.3V，具有 DQS 的 DDR -0.66 ns
O16 th(LBCLK-D) 保持时间，在有效 OSPI0_DQS 边沿之后 OSPI0_D[7:0] 有效 1.8V，具有外部电路板环回的 DDR 1.24(1) ns
1.8V，具有 DQS 的 DDR 3.59 ns
3.3V，具有外部电路板环回的 DDR 1.44(1) ns
3.3V，具有 DQS 的 DDR 7.92 ns
(1) 此保持时间要求大于典型 OSPI/QSPI/SPI 器件提供的保持时间。因此，SoC 和所连接 OSPI/QSPI/SPI 器件之间的布线长度必须足够长，以确保满足 SoC 的保持时间。SoC 的外部环回时钟（OSPI0_LBCLKO 至 OSPI0_DQS）的长度可能需要缩短才能进行补偿。
AM6442 AM6441 AM6422 AM6421 AM6412 AM6411 OSPI0 时序要求 – 具有外部电路板环回或 DQS 的 PHY DDR图 6-83 OSPI0 时序要求 – 具有外部电路板环回或 DQS 的 PHY DDR
表 6-102 OSPI0 开关特性 – PHY DDR 模式 请参阅图 6-84
编号 参数 模式 最小值 最大值 单位
O1 tc(CLK) 周期时间，OSPI0_CLK 19 ns
O2 tw(CLKL) 脉冲持续时间，OSPI0_CLK 低电平 ((0.475P(1)) - 0.3) ns
O3 tw(CLKH) 脉冲持续时间，OSPI0_CLK 高电平 ((0.475P(1)) - 0.3) ns
O4 td(CSn-CLK) 延迟时间，OSPI0_CSn[3:0] 有效边沿到 OSPI0_CLK 上升沿 ((0.475P(1)) - (0.975M(2)R(4))) ((0.525P(1)) - (1.025M(2)R(4)) + 7) ns
O5 td(CLK-CSn) 延迟时间，OSPI0_CLK 上升沿到 OSPI0_CSn[3:0] 无效边沿 ((0.475P(1)) + (0.975N(3)R(4)) - 7) ((0.525P(1)) + (1.025N(3)R(4))) ns
O6 td(CLK-D) 延迟时间，OSPI0_CLK 有效边沿到 OSPI0_D[7:0] 转换 1.8V -7.71 -1.56 ns
3.3V -7.71 -1.56 ns
(1) P = SCLK 周期时间（以 ns 为单位）= OSPI0_CLK 周期时间（以 ns 为单位）
(2) M = OSPI_DEV_DELAY_REG[D_INIT_FLD]
(3) N = OSPI_DEV_DELAY_REG[D_AFTER_FLD]
(4) R = 基准时钟周期时间（以 ns 为单位）
AM6442 AM6441 AM6422 AM6421 AM6412 AM6411 OSPI0 开关特性 – PHY DDR图 6-84 OSPI0 开关特性 – PHY DDR