ZHCUBL6 December   2023 CC3300 , CC3301 , CC3351

 

  1.   1
  2.   摘要
  3.   商标
  4. 1引言
    1. 1.1 概述
  5. 2原理图注意事项
    1. 2.1 原理图参考设计
    2. 2.2 电源
      1. 2.2.1 电源输入/输出要求
      2. 2.2.2 上电序列
        1. 2.2.2.1 SOP 模式
    3. 2.3 时钟源
      1. 2.3.1 快速时钟
      2. 2.3.2 慢速时钟
        1. 2.3.2.1 内部生成的慢速时钟
        2. 2.3.2.2 采用外部振荡器的慢速时钟
    4. 2.4 射频 (RF)
    5. 2.5 数字接口
      1. 2.5.1 复位
      2. 2.5.2 安全数字输入输出 (SDIO)
        1. 2.5.2.1 SDIO 时序图 - 默认速度
        2. 2.5.2.2 SDIO 时序图 - 高速
      3. 2.5.3 串行外设接口 (SPI)
        1. 2.5.3.1 SPI 时序图
      4. 2.5.4 通用异步接收器/发送器 (UART)
      5. 2.5.5 串行线调试 (SWD)
      6. 2.5.6 共存性
  6. 3布局布线注意事项
    1. 3.1 布局参考设计
      1. 3.1.1 参考设计布局
      2. 3.1.2 BP-CC3301 设计布局
      3. 3.1.3 M2-CC3301 设计布局
    2. 3.2 IC 散热焊盘
    3. 3.3 射频 (RF)
    4. 3.4 XTAL
    5. 3.5 电源
    6. 3.6 SDIO

2.5.2.1 SDIO 时序图 - 默认速度

GUID-8E24678B-EA1F-4852-81BF-FFDD893B26B4-low.png图 2-3 SDIO 默认输入时序
GUID-BA1659A0-57C3-44A3-B64C-DB41B2C253C4-low.png图 2-4 SDIO 默认输出时序
表 2-5 SDIO 时序参数 - 默认速度
参数 说明 最小值 最大值 单位
fclock 时钟频率，CLK 26 MHz
tHigh 高电平周期 10 ns
tLow 低电平周期 10
tTLH 上升时间，CLK 10
tTHL 下降时间，CLK 10
tISU 建立时间，在 CLK ↑ 前输入有效 5
tIH 保持时间，在 CLK ↑ 后输入有效 5
tODLY 延迟时间，CLK ↓ 到输出有效 2 14
CL 输出中的容性负载 15
40

 pF