ZHCSSG9 june   2023 DAC539E4W

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性：阈值 DAC
    6. 6.6  电气特性：比较器
    7. 6.7  电气特性：通用
    8. 6.8  时序要求：I2C 标准模式
    9. 6.9  时序要求：I2C 快速模式
    10. 6.10 时序要求：I2C 超快速模式
    11. 6.11 时序要求：SPI 写入操作
    12. 6.12 时序要求：SPI 读取和菊花链操作 (FSDO = 0)
    13. 6.13 时序要求：SPI 读取和菊花链操作 (FSDO = 1)
    14. 6.14 时序图
    15. 6.15 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 智能数模转换器 (DAC) 架构
      2. 7.3.2 阈值 DAC
        1. 7.3.2.1 电压基准和 DAC 传递函数
          1. 7.3.2.1.1 电源作为基准
          2. 7.3.2.1.2 内部基准
          3. 7.3.2.1.3 外部基准
      3. 7.3.3 查询表 (LUT)
      4. 7.3.4 编程接口
      5. 7.3.5 非易失性存储器 (NVM)
        1. 7.3.5.1 NVM 循环冗余校验 (CRC)
          1. 7.3.5.1.1 NVM-CRC-FAIL-USER 位
          2. 7.3.5.1.2 NVM-CRC-FAIL-INT 位
      6. 7.3.6 上电复位 (POR)
      7. 7.3.7 外部复位
      8. 7.3.8 寄存器映射锁定
    4. 7.4 器件功能模式
      1. 7.4.1 比较器模式
        1. 7.4.1.1 可编程迟滞比较器
      2. 7.4.2 断电模式
    5. 7.5 编程
      1. 7.5.1 SPI 编程模式
      2. 7.5.2 I2C 编程模式
        1. 7.5.2.1 F/S 模式协议
        2. 7.5.2.2 I2C 更新序列
          1. 7.5.2.2.1 地址字节
          2. 7.5.2.2.2 命令字节
        3. 7.5.2.3 I2C 读取序列
    6. 7.6 寄存器映射
      1. 7.6.1  NOP 寄存器（地址 = 00h）[复位 = 0000h]
      2. 7.6.2  DAC-x-MARGIN-HIGH 寄存器（地址 = 01h、07h、0Dh、13h）[复位 = 0000h]
      3. 7.6.3  DAC-x-MARGIN-LOW 寄存器（地址 = 02h、08h、0Eh、14h）[复位 = 0000h]
      4. 7.6.4  DAC-x-VOUT-CMP-CONFIG 寄存器（地址 = 03h、09h、0Fh、15h）[复位 = 0401h]
      5. 7.6.5  DAC-x-CMP-MODE-CONFIG 寄存器（地址 = 05h、0Bh、11h、17h）[复位 = 0000h]
      6. 7.6.6  COMMON-CONFIG 寄存器（地址 = 1Fh）[复位 = 1249h]
      7. 7.6.7  COMMON-TRIGGER 寄存器（地址 = 20h）[复位 = 0000h]
      8. 7.6.8  COMMON-DAC-TRIG 寄存器（地址 = 21h）[复位 = 0000h]
      9. 7.6.9  GENERAL-STATUS 寄存器（地址 = 22h）[复位 = 00h、DEVICE-ID、VERSION-ID]
      10. 7.6.10 CMP-STATUS 寄存器（地址 = 23h）[复位 = 0000h]
      11. 7.6.11 DEVICE-MODE-CONFIG 寄存器（地址 = 25h）[复位 = 8040h]
      12. 7.6.12 INTERFACE-CONFIG 寄存器（地址 = 26h）[复位 = 0000h]
      13. 7.6.13 STATE-MACHINE-CONFIG0 寄存器（地址 = 27h）[复位 = 0003h]
      14. 7.6.14 SRAM-CONFIG 寄存器（地址 = 2Bh）[复位 = 0000h]
      15. 7.6.15 SRAM-DATA 寄存器（地址 = 2Ch）[复位 = 0000h]
      16. 7.6.16 DAC-x-DATA 寄存器（SRAM 地址 = 21h、22h、23h、24h）[复位 = 8000h]
      17. 7.6.17 LUT-x-DATA 寄存器（SRAM 地址 = 25h 至 34h）[复位 =（请参阅寄存器说明）]
      18. 7.6.18 LOOP-WAIT 寄存器（SRAM 地址 = 35h）[复位 = 0000h]
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.4.1.1 可编程迟滞比较器

当 CMP-x-MODE 位设置为 01b 时，比较器提供迟滞，如表 7-6 所示。迟滞由 DAC-x-MARGIN-HIGH 和 DAC-x-MARGIN-LOW 寄存器提供，如图 7-6 所示。

当 DAC-x-MARGIN-HIGH 设置为全代码或 DAC-x-MARGIN-LOW 设置为零代码时，比较器用作锁存比较器，即在超过阈值后锁存输出。通过写入 COMMON-DAC-TRIG 寄存器中相应的 RST-CMP-FLAG-x 位，可以复位锁存输出。图 7-7 展示了具有低电平有效输出的锁存比较器的行为，而图 7-8 展示了具有高电平有效输出的锁存比较器的行为。

注： DAC-x-MARGIN-HIGH 寄存器的值必须大于 DAC-x-MARGIN-LOW 寄存器的值。迟滞模式下的比较器输出只能是同相的，即 DAC-x-VOUT-CMP-CONFIG 寄存器中的 CMP-x-INV-EN 位必须设置为 0。在锁存模式下，为了使复位生效，输入电压必须在 DAC-x-MARGIN-HIGH 和 DAC-x-MARGIN-LOW 范围内。
GUID-20230629-SS0I-7CD7-6SN2-K27V9KTDDB4V-low.svg图 7-6 不带锁存输出的可编程迟滞
GUID-20230629-SS0I-C6KT-DCXG-NGMZN15LT5X8-low.svg图 7-7 具有低电平有效输出的锁存比较器
GUID-20230629-SS0I-WWCW-3JWK-GT6BSKHQG579-low.svg图 7-8 具有高电平有效输出的锁存比较器