ZHCSSG9 june   2023 DAC539E4W

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性：阈值 DAC
    6. 6.6  电气特性：比较器
    7. 6.7  电气特性：通用
    8. 6.8  时序要求：I2C 标准模式
    9. 6.9  时序要求：I2C 快速模式
    10. 6.10 时序要求：I2C 超快速模式
    11. 6.11 时序要求：SPI 写入操作
    12. 6.12 时序要求：SPI 读取和菊花链操作 (FSDO = 0)
    13. 6.13 时序要求：SPI 读取和菊花链操作 (FSDO = 1)
    14. 6.14 时序图
    15. 6.15 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 智能数模转换器 (DAC) 架构
      2. 7.3.2 阈值 DAC
        1. 7.3.2.1 电压基准和 DAC 传递函数
          1. 7.3.2.1.1 电源作为基准
          2. 7.3.2.1.2 内部基准
          3. 7.3.2.1.3 外部基准
      3. 7.3.3 查询表 (LUT)
      4. 7.3.4 编程接口
      5. 7.3.5 非易失性存储器 (NVM)
        1. 7.3.5.1 NVM 循环冗余校验 (CRC)
          1. 7.3.5.1.1 NVM-CRC-FAIL-USER 位
          2. 7.3.5.1.2 NVM-CRC-FAIL-INT 位
      6. 7.3.6 上电复位 (POR)
      7. 7.3.7 外部复位
      8. 7.3.8 寄存器映射锁定
    4. 7.4 器件功能模式
      1. 7.4.1 比较器模式
        1. 7.4.1.1 可编程迟滞比较器
      2. 7.4.2 断电模式
    5. 7.5 编程
      1. 7.5.1 SPI 编程模式
      2. 7.5.2 I2C 编程模式
        1. 7.5.2.1 F/S 模式协议
        2. 7.5.2.2 I2C 更新序列
          1. 7.5.2.2.1 地址字节
          2. 7.5.2.2.2 命令字节
        3. 7.5.2.3 I2C 读取序列
    6. 7.6 寄存器映射
      1. 7.6.1  NOP 寄存器（地址 = 00h）[复位 = 0000h]
      2. 7.6.2  DAC-x-MARGIN-HIGH 寄存器（地址 = 01h、07h、0Dh、13h）[复位 = 0000h]
      3. 7.6.3  DAC-x-MARGIN-LOW 寄存器（地址 = 02h、08h、0Eh、14h）[复位 = 0000h]
      4. 7.6.4  DAC-x-VOUT-CMP-CONFIG 寄存器（地址 = 03h、09h、0Fh、15h）[复位 = 0401h]
      5. 7.6.5  DAC-x-CMP-MODE-CONFIG 寄存器（地址 = 05h、0Bh、11h、17h）[复位 = 0000h]
      6. 7.6.6  COMMON-CONFIG 寄存器（地址 = 1Fh）[复位 = 1249h]
      7. 7.6.7  COMMON-TRIGGER 寄存器（地址 = 20h）[复位 = 0000h]
      8. 7.6.8  COMMON-DAC-TRIG 寄存器（地址 = 21h）[复位 = 0000h]
      9. 7.6.9  GENERAL-STATUS 寄存器（地址 = 22h）[复位 = 00h、DEVICE-ID、VERSION-ID]
      10. 7.6.10 CMP-STATUS 寄存器（地址 = 23h）[复位 = 0000h]
      11. 7.6.11 DEVICE-MODE-CONFIG 寄存器（地址 = 25h）[复位 = 8040h]
      12. 7.6.12 INTERFACE-CONFIG 寄存器（地址 = 26h）[复位 = 0000h]
      13. 7.6.13 STATE-MACHINE-CONFIG0 寄存器（地址 = 27h）[复位 = 0003h]
      14. 7.6.14 SRAM-CONFIG 寄存器（地址 = 2Bh）[复位 = 0000h]
      15. 7.6.15 SRAM-DATA 寄存器（地址 = 2Ch）[复位 = 0000h]
      16. 7.6.16 DAC-x-DATA 寄存器（SRAM 地址 = 21h、22h、23h、24h）[复位 = 8000h]
      17. 7.6.17 LUT-x-DATA 寄存器（SRAM 地址 = 25h 至 34h）[复位 =（请参阅寄存器说明）]
      18. 7.6.18 LOOP-WAIT 寄存器（SRAM 地址 = 35h）[复位 = 0000h]
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.4.1 比较器模式

要启用某个通道的比较器，应将 1 写入相应 DAC-x-VOUT-CMP-CONFIG 寄存器中的 CMP-x-EN 和 CMP-x-OUT-EN 位。可使用 CMP-X-OD-EN 位将比较器输出配置为推挽或开漏输出。要反转比较器输出，需向 CMP-x-INV-EN 位写入 1。AINx 引脚具有有限阻抗。要禁用 AINx 引脚上的高阻抗，需向 CMP-x-HIZ-IN-DIS 位写入 1。表 7-4 展示了不同位设置条件下该引脚上的比较器输出。表 7-5 展示了比较器的满量程模拟输入设置。任何较高的输入电压都会被削波。

表 7-4 比较器输出配置
CMP-x-EN CMP-x-OUT-EN CMP-x-OD-EN CMP-x-INV-EN OUTx 引脚(1)
0 X X X 比较器未启用。
1 0 X X 高阻态输出。
1 1 0 0 推挽式输出。
1 1 0 1 推挽和反相输出。
1 1 1 0 开漏输出。
1 1 1 1 开漏和反相输出。
(1) 启用比较器后，无论输出引脚 (OUTx) 如何设置，LUT 都可以访问比较器输出值。
表 7-5 满量程模拟输入 (VFS)
基准 (VREF) 增益 VFS（高阻态输入模式） VFS（有限阻抗输入模式）
电源 1 × VDD / 3 VDD
外部 1 × VREF / 3 VREF
内部 1.5 × (VREF × GAIN) / 3 VREF × GAIN
2 × (VREF × GAIN) / 3 VREF × GAIN
3 × (VREF × GAIN) / 6 (VREF × GAIN) / 2
4 × (VREF × GAIN) / 6 (VREF × GAIN) / 2

利用相应 DAC-x-CMP-MODE-CONFIG 寄存器中的 CMP-x-MODE 字段，可以将各个比较器通道配置为无迟滞、有迟滞或锁存比较器模式。

注： NVM 中仅支持无迟滞模式。迟滞模式或锁存比较器模式只能通过寄存器映射进行操作。

图 7-4 展示了比较器的接口电路。可编程比较器操作如图 7-5 所示。利用相应 DAC-x-CMP-MODE-CONFIG 寄存器中的 CMP-x-MODE 位，可以将各个比较器通道配置为无迟滞或有迟滞模式，如表 7-6所示。

GUID-20230629-SS0I-QVSZ-MPLR-L5NLK7KHFTP5-low.svg图 7-4 比较器接口
GUID-20230629-SS0I-6WQZ-NGW8-VHDZKTK5TGB6-low.svg图 7-5 可编程比较器操作
表 7-6 比较器模式选择
CMP-x-MODE 位字段 比较器配置
00 正常比较器模式。无迟滞运行。
01 迟滞比较器模式（NVM 中不支持）。DAC-x-MARGIN-HIGH 和 DAC-x-MARGIN-LOW 寄存器可设置迟滞。
10 无效设置。
11 无效设置。