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  • 器件的时钟配置和 TAx5x1x 系列的灵活时钟

    • ZHCADN1A November   2023  – September 2024 TAA5212 , TAA5242 , TAA5412-Q1 , TAC5111 , TAC5111-Q1 , TAC5112 , TAC5112-Q1 , TAC5211 , TAC5212 , TAC5212-Q1 , TAC5311-Q1 , TAC5312-Q1 , TAC5411-Q1 , TAC5412-Q1 , TAD5112 , TAD5112-Q1 , TAD5142 , TAD5212 , TAD5212-Q1 , TAD5242

       

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  • 器件的时钟配置和 TAx5x1x 系列的灵活时钟
  1.   1
  2.   摘要
  3.   商标
  4. 1引言
  5. 2时钟的运行模式
    1. 2.1 自动运行模式
  6. 3时钟模式
    1. 3.1 自动主要 BCLK 比率
    2. 3.2 自动辅助 BCLK 比率
    3. 3.3 自动 MCLK 比率
    4. 3.4 自动 MCLK 固定
    5. 3.5 自定义模式和半自动运行模式
      1. 3.5.1 半自动模式
    6. 3.6 附加时钟
      1. 3.6.1 PDM 时钟
      2. 3.6.2 超频时钟频率
      3. 3.6.3 SAR 时钟
      4. 3.6.4 CLKOUT
  7. 4硬件控制型器件中的时钟
  8. 5修订历史记录
  9. 重要声明
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Application Note

器件的时钟配置和 TAx5x1x 系列的灵活时钟

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摘要

本文档适用于以下器件型号:

TAC5212、TAC5112、TAC5211、TAC5111、TAA5212、TAD5212、TAD5112、TAC5412-Q1、TAC5411-Q1、TAC5312-Q1、TAC5311-Q1、TAC5212-Q1、TAC5211-Q1、TAC5112-Q1、TAC5111-Q1、TAA5412-Q1、TAD5212-Q1、TAD5112-Q1、TAA5242、TAD5142、TAD5242

这些器件具有智能自动配置模块,可生成 ADC 和 DAC 电路以及用于信号处理的数字滤波器引擎所需的所有必要内部时钟。该配置通过监测音频总线上 FSYNC 和 BCLK 信号的频率来实现。该器件支持(FSYNC 信号频率的)各种数据采样率和 BCLK 与 FSYNC 之比,以便在内部配置所有时钟分频器(包括 PLL 配置),而无需主机编程。

商标

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1 引言

该器件支持主要 ASI 和辅助 ASI。有几种自动运行模式可供选择,其中主要 BCLK/FYSNC 或辅助 BCLK/FSYNC 可用于确定传入时序模式。

此外,MCLK/FSYNC 还可用于进行时序确定。

该器件具有以下用于设置时钟的接口。

接口 设置
MCLK 主时钟
FSYNC 主要 FSYNC/辅助 SYNC
PASI BCLK 主要 BCLK
PASI FSYNC 主要 FSYNC
SASI BCLK 辅助 BCLK
SASI FSYNC 辅助 SYNC

可以配置 BCLK 和 FSYNC 引脚以及 GPIO/GPI/GPO 引脚来设置主要 ASI 和辅助 ASI。

时序必须在表 1-1 和表 1-2 所述的限制范围内。

表 1-1 48kHz 的倍数
引脚 时序
Fs 3KHz 至 768KHz
BCLK 256KHz 至 24.576MHz
MCLK 256KHz 至 49.152MHz
表 1-2 44.1kHz 的倍数
引脚 时序
Fs 2.75KHz 至 705.6KHz
BCLK 235.2KHz 至 22.57MHz
MCLK 235.1KHz 至 45.15MHz
注: 目标 的命名规则用于表示从运行模式。控制器 的命名规则用于表示主运行模式。

2 时钟的运行模式

在内部,运行模式分为以下几类:

自动运行模式:根据 CLK_SRC_SEL 配置 B0_P0_R52[3:1],模式可以进一步划分如下:

  1. 自动主要 BCLK 比率模式 (3’d0) – 用户选择主要 ASI BCLK 作为音频源时钟。
  2. 自动辅助 BCLK 比率模式 (3’d2) – 用户选择辅助 ASI BCLK 作为音频源时钟。
  3. 自动 MCLK 比率模式(3’d1 或 3’d3)– 输入焊盘上提供的 MCLK 可供用户作为音频源,MCLK 的频率是 Fsync 频率的整数倍。
  4. 自动 MCLK 固定模式 (3’d4) – 输入焊盘上提供的 MCLK 可供用户作为音频源,MCLK 频率与 Fsync 频率无积分关系(必须使用 PLL)。
  5. 自定义运行模式 – 将 CUSTOM_CLK_CFG 寄存器设置为 1’b1 (B0_P0_R50[0])。用户在该模式下手动配置所有分频器。
  6. 半自动模式 – 这用于自动检测非音频时序。

2.1 自动运行模式

主要 ASI 接口的 Fsync 和 BCLK 与 Fsync 的比率由器件自动检测。根据器件配置(通道数、信号处理配置等),系统会自动推断所有时钟分频器/多路复用器选择。

根据 MIPS 所需的时钟频率和系统中可用的最高时钟频率自动推断 PLL 使能。

表 2-1 显示了自动配置模块识别的不同采样率。传入时序分为几个频率水平。请注意,对于自动模式,传入 FSYNC 必须处于其中一个频率水平

表 2-1 自动模式下接受的采样率
Fs 最小值 (KHz) Fs 典型值 (KHz) Fs 最大值 (KHz)
698.54 768 775.68
349.27 384 387.84
174.64 192 193.92
87.32 96 96.96
43.66 48 48.48
29.11 32 32.32
21.83 24 24.24
14.55 16 16.16
10.91 12 12.12
7.28 8 8.08
4.37 4.8 4.85
2.73 3 3.03

表 2-2 显示了自动时钟机制识别的 BCLK 与 FSYNC 的比率。

表 2-2 BCLK 与 FSYNC 的比率
支持的 BCLK 与 Fs 的比率的扩展列表
16 20 24 32 40 48 60 64 72 80 96
100 112 120 128 140 144 160 168 176 180 192
200 208 216 220 224 240 256 260 264 272 280
288 300 304 312 320 336 340 352 360 368 380
384 400 408 416 420 432 440 448 456 460 464
480 496 500 504 512 520 528 540 544 552 560
576 580 592 600 608 620 624 640 648 656 660
672 680 688 696 700 704 720 736 740 744 752
760 768 780 784 792 800 816 820 832 840 848
860 864 880 888 896 900 912 920 928 936 940
944 960 976 980 984 992 1000 1008 1020 1024 1032
1040 1056 1060 1080 1088 1100 1104 1120 1128 1140 1152
1160 1176 1180 1184 1200 1216 1220 1224 1240 1248 1260
1272 1280 1296 1312 1320 1344 1368 1376 1392 1408 1416
1440 1464 1472 1488 1504 1512 1536 1568 1600 1632 1664
1696 1728 1760 1792 1824 1856 1888 1920 1952 1984 2016
2048
注: 在自动时钟配置中,器件会识别 BCLK/FSYNC 的整数比率。不过,表 2-2 显示了可获得出色 SNR 和超低功耗的一些 BCLK/FSYNC 比率。因此,优先选择这些时序。

请参阅上面的表 2-1 和表 2-2。如果传入频率为 43.66MHz 且传入 BCLK 为 873.2kHz,则自动配置将 BCLK/Fs 比率识别为 20,并相应地设置内部时钟。

3 时钟模式

3.1 自动主要 BCLK 比率

主要 ASI 应为目标,辅助 ASI 可以是控制器、目标,也可以是用户提供的用作 PLL 的参考时钟 或音频根源时钟 的已禁用主要 ASI BCLK。

表 3-1 设置模式的寄存器设置
I2C 位
CLK_SRC_SEL (B0_P0_R52[3:1]) – 必须为 3’d0
CUSTOM_CLK_CFG 寄存器 (B0_P0_R50[0]) – 必须为 1’b0
PASI_SAMP_RATE (B0_P0_R50[7:2])
PASI_FS_BCLK_RATIO B0_P0_R56[5:0]、B0_P0_R57
必须配置为 0 才能使器件自动检测
PASI_MST_CFG B0_P0_R55[4]
0 表示将主要 ASI 用作目标(默认)

要在控制器模式下运行辅助 ASI,我们需要指定 Fs 速率以及 BCLK 与 Fs 的比率

表 3-2 设置为控制器的寄存器设置
模式 控制器
SASI_MST_CFG B0_P0_R55[3]
1 表示将辅助 ASI 用作控制器,0 表示将辅助 ASI 用作目标(默认)
SASI_FS_BCLK_RATIO B0_P0_R58[5:0]、B0_P0_R59
SASI_SAMP_RATE B0_P0_R51[7:2]
FS_MODE B0_P0_R55[0]
1 表示以 44.1KHz 的倍数生成 Fsync 频率,0 表示以 48KHz 的倍数生成 Fsync 频率(默认)

 

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