该设计利用三个 DRV7167A 100V 脉冲式 70A 半桥功率级器件，该器件具有集成栅极驱动器和增强模式 GaN FET，以及短路保护。由于高集成度以及仅需要少量额外的无源元件，PCB 空间进一步减小。图 3-4 显示了一个半桥的原理图。

图 3-4 A 相的半桥功率级原理图

48V 直流链路电压连接到 DRV7167A VM 引脚并以电源接地 (PGND) 引脚为基准。为更大限度降低环路电感，将本地陶瓷旁路电容器 C195、C196、C197 和 C198 (1nF) 并联放置在 VM 和 PGND 引脚之间。

DRV7167A 集成栅极驱动器的电源电压为 5V。按照数据表中的建议，10μF 和 0.1μF 陶瓷旁路电容器（C193、C194）靠近 GVDD 引脚和 GND 引脚放置。

在直流电压输入上电和断电期间，GVDD 处的 5V 和 VM 处的 48V 都不需要时序控制。

4.7μF 陶瓷自举电容器 (C205) 放置在靠近 BOOT 和 HS（高侧 GaN-FET 源极连接）引脚处。放置了 R165、R169、R168 和 R173 以配置开关节点上升沿和下落沿的转换率。用于测试的转换率控制电阻器为 8.06kΩ，等同于 2.6Ω 栅极电阻器。

来自 PWM 缓冲器的高侧和低侧开关互补 PWM 信号通过 R166、C207 和 R170、C208 进行低通滤波，以便抑制高频脉冲噪声，并通过大约 160MHz 的截止频率和大约 1ns 的传播时间避免误开关。OUT 引脚通过串联的内联分流器连接到电机 A 相端子以进行相电流检测；其他 DRV7167A 半桥分别连接到 B 相和 C 相端子。

DRV7167A 实现三种类型的保护：

• 短路保护 – 在逐周期运行的两个 FET 上实现基于漏源电压监测的短路保护。
• 欠压检测 – 在 GVDD 和 BOOT 电源上均实现 UVLO。当 GVDD 电压低于 3.8V 阈值电压时，HI 和 LI 输入均被忽略，以防止 GaN FET 发生部分导通。当 BOOT 至 HS 自举电压低于 3.2V UVLO 阈值时，仅高侧 GaN FET 栅极被拉低。
• 过热 – 监测集成栅极驱动器的裸片温度，并在超过阈值时指示故障。器件不会执行任何其他操作，而是会将任何此类保护操作留给外部 PWM 控制器。

这些故障会在 DRVOFF/FLT 引脚（即漏极开路输出）上指示。一旦置为有效，只要三个故障中的任何一个存在，低电平有效故障信号就会持续被置为有效。