ZHCSZ02A October   2025  – July 2026 DRV7167

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息_DRV7167A
    5. 5.5 电气特性
  7. 6 典型特性
  8. 7 参数测量信息
    1. 7.1 传播延迟和失配测量
    2. 7.2 压摆率测量
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1  控制输入
        1. 8.3.1.1 EN/FLT 控制
      2. 8.3.2  单路 PWM 模式下的死区时间设置
      3. 8.3.3  启动和 UVLO
      4. 8.3.4  同步自举
      5. 8.3.5  电平转换
      6. 8.3.6  零电压检测 (ZVD) 报告
      7. 8.3.7  压摆率控制
      8. 8.3.8  故障指示
      9. 8.3.9  过流保护 (OCP)
      10. 8.3.10 过热检测 (OTD)
    4. 8.4 器件功能模式
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 自举电容器
        2. 9.2.2.2 GVDD 旁路电容器
        3. 9.2.2.3 功率耗散
      3. 9.2.3 应用曲线
        1. 9.2.3.1 压摆率图
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1. 12.1 封装信息
      1. 12.1.1 机械数据

8.4 器件功能模式

当 GVDD-AGND 和 BOOT-HS 高于 UVLO 阈值时，DRV7167A 在正常模式下运行。有关 UVLO 工作模式的信息，请参阅 节 8.3.3。在正常模式下，输出状态取决于 HI 和 LI 引脚的状态。

表 8-2 列出了 DRV7167A 在 IIM 模式下不同输入引脚组合的输出状态。此器件支持重叠保护/互锁功能。当 HI 和 LI 均置为有效时，功率级中的两个 GaN FET 都会关断。

表 8-2 真值表 (DRV7167A)
HILI高侧 GaN FET低侧 GaN FETOUT
LL关断关断高阻态
LH关断导通PGND
HL导通关断VM
HH关断关断高阻态

表 8-3 列出了 DRV7167A 在单路 PWM 模式下不同输入引脚组合的输出状态。

表 8-3 单路 PWM 模式真值表
ENIN PWM 高侧 GaN FET 低侧 GaN FET OUT
L L 关断 关断 高阻态
L H 关断 关断 高阻态
H L 导通 关断 VM
H H 关断 导通 PGND