ZHCSYN1 July   2025 TPLD2001-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 电源电流特性
    7. 5.7 开关特性
    8. 5.8 I2C 总线时序要求
    9. 5.9 SPI 时序要求
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  I/O 引脚
        1. 7.3.1.1 输入模式
        2. 7.3.1.2 输出模式
        3. 7.3.1.3 上拉或下拉电阻器：
      2. 7.3.2  连接多路复用器
      3. 7.3.3  可配置使用逻辑块
        1. 7.3.3.1 2 位 LUT 或 D 型触发器/锁存器宏单元
          1. 7.3.3.1.1 2 位 LUT
          2. 7.3.3.1.2 D 型触发器/锁存器
        2. 7.3.3.2 2 位 LUT 或图形发生器宏单元
          1. 7.3.3.2.1 2 位 LUT
          2. 7.3.3.2.2 图形发生器
        3. 7.3.3.3 具有复位/设置宏单元的 3 位 LUT 或 D 型触发器/锁存器
          1. 7.3.3.3.1 3 位 LUT
          2. 7.3.3.3.2 具有复位/设置功能的 D 型触发器/锁存器
        4. 7.3.3.4 3 位 LUT 或 D 型触发器/锁存器或移位寄存器宏单元
          1. 7.3.3.4.1 3 位 LUT
          2. 7.3.3.4.2 具有复位/设置功能的 D 型触发器/锁存器
          3. 7.3.3.4.3 8 位移位寄存器
        5. 7.3.3.5 具有复位/设置宏单元的 4 位 LUT 或 D 型触发器/锁存器
          1. 7.3.3.5.1 4 位 LUT
          2. 7.3.3.5.2 具有复位/设置功能的 D 型触发器/锁存器
      4. 7.3.4  可配置逻辑和时序块
        1. 7.3.4.1 3 位 LUT
        2. 7.3.4.2 具有复位/设置功能的 D 型触发器/锁存器
        3. 7.3.4.3 计数器/延迟发生器 (CNT/DLY)
          1. 7.3.4.3.1 延迟模式
          2. 7.3.4.3.2 复位计数器模式
          3. 7.3.4.3.3 单稳态模式
          4. 7.3.4.3.4 频率比较器模式
          5. 7.3.4.3.5 边沿检测器模式
          6. 7.3.4.3.6 延迟边沿检测器模式
        4. 7.3.4.4 LUT/DFF + CNT 模式
      5. 7.3.5  可编程抗尖峰脉冲滤波器或边沿检测器
      6. 7.3.6  抗尖峰脉冲滤波器或边沿检测器
      7. 7.3.7  状态机 (SM)
        1. 7.3.7.1 状态机输入
        2. 7.3.7.2 状态机输出
        3. 7.3.7.3 配置状态机
        4. 7.3.7.4 状态机时序注意事项
      8. 7.3.8  8 位计数器/延迟发生器/有限状态机
      9. 7.3.9  PWM 发生器
      10. 7.3.10 看门狗计时器
      11. 7.3.11 模拟比较器
        1. 7.3.11.1 分立式模拟比较器 (ACMP)
        2. 7.3.11.2 多通道模拟比较器 (McACMP)
      12. 7.3.12 电压基准 (VREF)
      13. 7.3.13 模拟温度传感器 (TS)
      14. 7.3.14 模拟多路复用器 (AMUX)
      15. 7.3.15 振荡器
        1. 7.3.15.1 2kHz 固定频率振荡器
        2. 7.3.15.2 2MHz 固定频率振荡器
        3. 7.3.15.3 25MHz 固定频率振荡器
        4. 7.3.15.4 振荡器电源模式
      16. 7.3.16 串行通信
        1. 7.3.16.1 I2C 模式
        2. 7.3.16.2 SPI 模式
        3. 7.3.16.3 虚拟 I/O
    4. 7.4 器件功能模式
      1. 7.4.1 上电复位
      2. 7.4.2 电源控制模式
      3. 7.4.3 保护特性
        1. 7.4.3.1 器件读取/写入锁定
        2. 7.4.3.2 OTP 循环冗余校验 (CRC)
      4. 7.4.4 编程
        1. 7.4.4.1 可选 I2C/SPI 接口
        2. 7.4.4.2 一次性可编程存储器 (OTP)
        3. 7.4.4.3 Intel 十六进制文件格式
        4. 7.4.4.4 TPLD2001-Q1 寄存器
          1. 7.4.4.4.1 TPLD2001_User 寄存器
          2. 7.4.4.4.2 TPLD2001_Cfg_0 寄存器
          3. 7.4.4.4.3 TPLD2001_Cfg_1 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 卷带包装信息
    2. 11.2 机械数据
7.3.3.1.2 D 型触发器/锁存器

当用于实现时序逻辑元件时，来自连接多路复用器的两个输入信号进入触发器或锁存器的数据 (D) 和时钟 (CLK) 输入，输出返回至连接多路复用器。该宏单元具有初始状态参数以及可配置的时钟和输出极性参数。

D 型触发器/锁存器的运行将遵循以下功能描述：

  • 时钟极性可配置，可设置为同相 (CLK) 或反相 (nCLK)。

    • 具有 CLK 的 DFF：CLK 为上升沿触发，Q = D；否则 Q 不会改变。
    • 具有 nCLK 的 DFF：CLK 为下降沿触发，Q = D；否则 Q 不会改变。
    • 具有 CLK 的锁存器：当 CLK 为低电平时，Q = D；否则 Q 保持其先前的值（当 CLK 为高电平时，输入 D 对输出没有影响）。

    • 具有 nCLK 的锁存器：当 CLK 为高电平时，Q = D；否则 Q 保持其先前的值（当 CLK 为低电平时，输入 D 对输出没有影响）。

  • 输出极性可配置，可设置为同相 (Q) 或反相 (nQ)。

表 7-18 和表 7-19 分别展示了 D 型触发器和 D 型锁存器的真值表。

表 7-5 D 型触发器真值表

CLKPOL

CLK

D

Q

nQ

0

↓

0

Q0

nQ0

↑

0

0

1

↓

1

Q0

nQ0

↑

1

1

0

1

↓

0

0

1

↑

0

Q0

nQ0

↓

1

1

0

↑

1

Q0

nQ0
表 7-6 D 型锁存器真值表

CLKPOL

CLK

D

Q

nQ

0

0

0

0

1

1

0

Q0

nQ0

0

1

1

0

1

1

Q0

nQ0

1

0

0

Q0

nQ0

1

0

0

1

0

1

Q0

nQ0

1

1

1

0