ZHCSYN1 July   2025 TPLD2001-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 电源电流特性
    7. 5.7 开关特性
    8. 5.8 I2C 总线时序要求
    9. 5.9 SPI 时序要求
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  I/O 引脚
        1. 7.3.1.1 输入模式
        2. 7.3.1.2 输出模式
        3. 7.3.1.3 上拉或下拉电阻器：
      2. 7.3.2  连接多路复用器
      3. 7.3.3  可配置使用逻辑块
        1. 7.3.3.1 2 位 LUT 或 D 型触发器/锁存器宏单元
          1. 7.3.3.1.1 2 位 LUT
          2. 7.3.3.1.2 D 型触发器/锁存器
        2. 7.3.3.2 2 位 LUT 或图形发生器宏单元
          1. 7.3.3.2.1 2 位 LUT
          2. 7.3.3.2.2 图形发生器
        3. 7.3.3.3 具有复位/设置宏单元的 3 位 LUT 或 D 型触发器/锁存器
          1. 7.3.3.3.1 3 位 LUT
          2. 7.3.3.3.2 具有复位/设置功能的 D 型触发器/锁存器
        4. 7.3.3.4 3 位 LUT 或 D 型触发器/锁存器或移位寄存器宏单元
          1. 7.3.3.4.1 3 位 LUT
          2. 7.3.3.4.2 具有复位/设置功能的 D 型触发器/锁存器
          3. 7.3.3.4.3 8 位移位寄存器
        5. 7.3.3.5 具有复位/设置宏单元的 4 位 LUT 或 D 型触发器/锁存器
          1. 7.3.3.5.1 4 位 LUT
          2. 7.3.3.5.2 具有复位/设置功能的 D 型触发器/锁存器
      4. 7.3.4  可配置逻辑和时序块
        1. 7.3.4.1 3 位 LUT
        2. 7.3.4.2 具有复位/设置功能的 D 型触发器/锁存器
        3. 7.3.4.3 计数器/延迟发生器 (CNT/DLY)
          1. 7.3.4.3.1 延迟模式
          2. 7.3.4.3.2 复位计数器模式
          3. 7.3.4.3.3 单稳态模式
          4. 7.3.4.3.4 频率比较器模式
          5. 7.3.4.3.5 边沿检测器模式
          6. 7.3.4.3.6 延迟边沿检测器模式
        4. 7.3.4.4 LUT/DFF + CNT 模式
      5. 7.3.5  可编程抗尖峰脉冲滤波器或边沿检测器
      6. 7.3.6  抗尖峰脉冲滤波器或边沿检测器
      7. 7.3.7  状态机 (SM)
        1. 7.3.7.1 状态机输入
        2. 7.3.7.2 状态机输出
        3. 7.3.7.3 配置状态机
        4. 7.3.7.4 状态机时序注意事项
      8. 7.3.8  8 位计数器/延迟发生器/有限状态机
      9. 7.3.9  PWM 发生器
      10. 7.3.10 看门狗计时器
      11. 7.3.11 模拟比较器
        1. 7.3.11.1 分立式模拟比较器 (ACMP)
        2. 7.3.11.2 多通道模拟比较器 (McACMP)
      12. 7.3.12 电压基准 (VREF)
      13. 7.3.13 模拟温度传感器 (TS)
      14. 7.3.14 模拟多路复用器 (AMUX)
      15. 7.3.15 振荡器
        1. 7.3.15.1 2kHz 固定频率振荡器
        2. 7.3.15.2 2MHz 固定频率振荡器
        3. 7.3.15.3 25MHz 固定频率振荡器
        4. 7.3.15.4 振荡器电源模式
      16. 7.3.16 串行通信
        1. 7.3.16.1 I2C 模式
        2. 7.3.16.2 SPI 模式
        3. 7.3.16.3 虚拟 I/O
    4. 7.4 器件功能模式
      1. 7.4.1 上电复位
      2. 7.4.2 电源控制模式
      3. 7.4.3 保护特性
        1. 7.4.3.1 器件读取/写入锁定
        2. 7.4.3.2 OTP 循环冗余校验 (CRC)
      4. 7.4.4 编程
        1. 7.4.4.1 可选 I2C/SPI 接口
        2. 7.4.4.2 一次性可编程存储器 (OTP)
        3. 7.4.4.3 Intel 十六进制文件格式
        4. 7.4.4.4 TPLD2001-Q1 寄存器
          1. 7.4.4.4.1 TPLD2001_User 寄存器
          2. 7.4.4.4.2 TPLD2001_Cfg_0 寄存器
          3. 7.4.4.4.3 TPLD2001_Cfg_1 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 卷带包装信息
    2. 11.2 机械数据

7.4.1 上电复位

TPLD2001-Q1 具有一个上电复位 (POR) 宏单元，可确保正确的器件初始化并确保器件中的所有宏单元正常运行。POR 电路的目标是在 VCC 电源首次施加到器件时以及在断电期间 VCC 下降时具有一致的行为和可预测的结果。为了实现这一目标，POR 驱动定义的内部事件序列，触发器件内部不同宏单元状态的更改，并最终触发 I/O 引脚状态的更改。

当器件电源 (VCC) 升至大约 VPORR 并且器件完全启动时，上电复位 (POR) 宏单元将产生逻辑高电平信号作为输出。所有输出均处于高阻状态，芯片开始从 OTP 加载数据。内部宏单元复位信号被释放，所有寄存器被初始化为默认状态。图 7-65 展示了 POR 系统生成启用某些宏单元的信号序列。

TPLD2001-Q1 POR 序列图 7-65 POR 序列

如图 7-65 所示，在 VCC 开始增大并超过 VPORR 阈值后，

  • 首先，片上 OTP 存储器复位。
  • 接下来，芯片 (TPLD2001-Q1) 从 OTP 读取数据，并将该信息传输到用于配置每个宏单元的 RAM（寄存器）以及在宏单元之间路由信号的连接多路复用器。
  • 第三级使输入引脚（配置为输入的 GPIO）复位，然后启用它们。
  • 之后，LUT 复位并变为活动状态。在 LUT 之后，延迟单元、RC OSC、DFF、锁存器和管道延迟被初始化。
  • 所有宏单元初始化后，内部 POR 信号（POR 宏单元输出）由低电平变为高电平。
  • 器件要初始化的最后一部分是输出引脚，此时这些引脚从高阻抗转变为活动状态。

延迟块将在启动序列期间传递其输入，而不延迟每个配置的信号，因此在 DLY 输入前面添加的将 DLY 输入和 POR 进行与运算的 LUT 会保证在芯片完全上电之前输入信号不会显示，并将强制执行延迟。

初始化：默认情况下，所有内部宏单元都具有初始低电平。从 VCC > VPORR 开始，TPLD2001-Q1 中的宏单元上电并强制进入复位状态。所有输出均处于高阻态，芯片开始从 OTP 加载数据。然后，内部宏单元的复位信号被释放，它们开始按照以下顺序进行初始化：

  • 输入引脚、模拟比较器、上拉/下拉电阻器
  • LUT
  • DFF、延迟/计数器、管道延迟
  • 矩阵的 POR 输出
  • 输出引脚对应于内部逻辑
POR 信号变为高电平表明上述上电序列已完成。